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电路系统中的闩锁效应及其预防设计 　　摘 要：针对CMOS集成电路的闩锁效应，围绕实际应用的电路系统中易发生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的概率，从而提高电路系统的可靠性。 　　关键词：闩锁效应: 上电时序; 光耦; 热插拔 　　中图分类号：TN702-34文献标识码：A 　　文章编号：1004-373X(2011)01-0170-03 　　 　　Latch-up Effect and Its Prevention in Circuit Systems Based on CMOS 　　WU Yun-ping1, SU Wei-da1, LI Wang-biao1, CAI Sheng-zhen2 　　(1. Department of Electronic Engineering, Fujian Normal University, Fuzhou 350007, China; 　　2. Faculty of Software, Fujian Normal University, Fuzhou 350007, China) 　　Abstract： The latch-up effect which is easy to appear in CMOS IC and the widely used circuit systems with an attributive defect leading to failure of circuits is elaborated. Key factors causing latch-up effect are discussed. Furthermore, the special interface method of critical power-on time-sequence, circuit isolatation design based on photo-electric coupler and hot-plugging modules is proposed. It testified in applications that the designs are helpful to reduce the risk of latch-up effect. 　　Keywords： latch-up effect; power-on time-sequence; photo-electric coupler; hot-plugging 　　 　　0 引 言 　　毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor)技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。而且，CMOS所特有的闩锁效应(latch-up)较早就引起了关注［1-4］，在1997年，EIA/JEDEC协会就制定了一个半静态的闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的失效判定标准。 　　目前，公认的几个引起IC闩锁效应的内在原因有： 　　(1) 外界信号或者噪声干扰，一般为I/O口处的信号翻转易使寄生NPN与PNP获得正偏状态； 　　(2) 寄生三极管的电流放大系数偏大，满足β??n×?│陋?p≥??1； 　　(3)衬底和阱内分布电阻分布不合理； 　　(4) 电源能提供的电流大于等于寄生晶闸管的维持电流［5］。 　　因此，在制造CMOS集成电路时，可采用如外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应［6］。 　　具体应用集成电路时，应避免如下情况： 　　(1) 器件I/O管脚电压超过器件供电电压或低于地电压； 　　(2) 信号在I/O管脚上电压或电流变化太快； 　　(3) 器件电源管脚上出现浪涌或跌落。 　　为克服具体应用时出现的闩锁效应，宋慧滨等在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一个数量级［7］；程晓洁等设计了稳压器的foldback过流保护电路［8］，不仅较好地保护稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源等提出了一种新型ESD钳位保护电路结构［9］，以期达到抑制闩锁效应的目的；张伟功等研究表明：辐射感生的闩锁与电气感生的闩锁在很多方面是相同的,但在触发机理和动态行为上存在一定差异，并提出基于LDO的限流技术，以期在闩锁效应发生时，首先能安全防护不损伤器件，其次能受控恢复［10］。?┪南祝?11］从版图级、工艺级、电路应用级等三个方面介绍了抗闩锁措施，特别指