[工学]第3章硬件描述语言VHDL基础.ppt

第3章 硬件描述语言VHDL基础 ⒈硬件描述语言概述 ⒉VHDL语言程序结构 ⒊VHDL常用语句 ⒋VHDL语法基础 3.1硬件描述语言概述 VHDL硬件描述语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言，以下简称为VHDL语言。使用VHDL语言可以实现数字电子系统的行为级描述，RTL(寄存器传输级)描述以及结构级描述。目前在国内外应用的硬件描述语言有许多种，其中应用最广泛的有VHDL语言和Verilog-HDL语言。 3.1硬件描述语言概述 运用VHDL语言设计系统一般采用自顶向下分层设计的方法，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能仿真。系统的功能验证完成后，将抽象的高层设计自顶向下逐级细化，直到与所用可编程逻辑器件相对应的逻辑描述。 3.2 VHDL语言程序结构 VHDL语言程序可由实体(Entity)说明、结构体(Architecture)、程序包(Package)、库(Library)、配置(Configuration)5个部分组成。其中库、实体说明、结构体是一个VHDL语言程序的基本组成部分。 VHDL语言把这个设计单元作为一个设计实体处理，一个设计实体只能唯一地对应一个设定单元。一个设计实体由实体说明和结构体组成。一个实体说明可以对应多个结构体。 【例3-1】二选一MUX的VHDL描述。 --2 to 1 mux VHDL LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT(d0,d1,sel:IN STD_LOGIC; f:OUT STD_LOGIC); END mux; ARCHITECTURE structure OF mux IS SIGNAL temp:STD_LOGIC; BEGIN P0:PROCESS(d0,d1,sel) VARIABLE templ,temp2,temp3:STD_LOGIC; BEGIN templ:=d0 AND(NOT sel); temp2:=d1 AND sel; temp3:=templ OR temp2; temp=temp3; f=temp; END PROCESS P0; END structure; 3.2.1 实体说明 实体说明的书写格式如下所示： ENTITY 实体名 IS [GENERIC (类属说明);] [PORT (端口说明);] [实体语句部分;] END [ENTITY] 实体名; 其中“ ”中的部分是必选项，“[ ]”中的部分是可选项。 3.2.1 实体说明 例如，4位加法器作为一个设计实体的实体说明如下： ENTITY adder_ripple IS GENERIC (m: TIME:=5 ns); PORT(a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Cout: OUT STD_ LOGIC); END adder_ripple; 3.2.1 实体说明 1.类属说明语句(GENERIC) 类属说明语句必须放在端口说明语句之前，用以设定实体或元件的内部电路结构和规模，其书写格式如下： GENERIC (常数名：数据类型[:=设定值]； ┇ 常数名：数据类型[:=设定值])； 例如：GENERIC (m:TIME:=5 ns);指定了结构体内m的值为5ns。 3.2.1 实体说明 2.端口说明(PORT) 端口对应于电路图中元件符号的外部引脚。端口说明语句是对基本设计实体(单元)与外部接口的描述，也可以说是对外部引脚信号的名称、数据类型和输入输出方向的描述。端口说明语句的一般格式如下： PORT (端口名，[端口名]：[模式] 数据类型名； ┇ 端口名，[端口名]：[模式] 数据类型名)； 3.2