[物理]数电第5章.ppt

作业： P250 题 5.12、5.14、 5.22、5.26 JK触发器的特性表 J K 0 0 0 1 1 0 1 1 CLK 与RS触发器的不同处 例5.4.2 例5.4.3 0 1 第二个CLK＝1期间，Q=1,J=0,K=1,主触发器被置0；虽然CLK下降沿到达时又回到K=0,但从触发器输出Q*=0. 0 1 1 第三个CLK=1期间，Q=0，J=K=1,主触发器被置1，虽然CLK下降沿到达时又回到J=0, 但从触发器保持输出Q*=1。 0 1 0 1 主从JK触发器在CLK=1期间，主触发器状态只改变一次（根据J/K的第一次高电平状态） 题5.10 脉冲(主从)触发器的动作特点: （1）触发器翻转分两步动作： 第一步：在 CLK＝1期间主触发器接收输入端信号，被置成相应的状态，从触发器不变； 第二步：CLK下降沿到来时从触发器按照主触发器的状态翻转（输出端Q和Q′的状态改变发生在CLK下降沿）。 输出状态的改变与 CLK＝1持续期间输入端信号的改变有关. 脉冲(主从)触发器的动作特点: （2）主从SR触发器与JK触发器的区别 主从JK触发器在CLK=1期间，主触发器状态只改变一次，以后的输入变化不影响主触发器状态，所以CLK下降沿到来时输出Q的状态是根据CLK=1期间主触发器的第一次状态改变值决定. 主从SR触发器在CLK=1期间，主触发器状态Qm随输入S/R的改变而改变，输出Q的状态是根据CLK下降沿到来前主触发器状态。 题5.11 具有多输入端的主从JK触发器，输入端J1和J2、K1和K2是与的关系 具有多输入端的主从JK触发器 集成主从JK触发器 直接置位/复位端 2CP 1CP 多输入端的主从JK触发器 双主从JK触发器 四、边沿触发的触发器 边沿触发器的特点: 与时钟信号的上升沿(或下降沿)前、后输入的状态没有关系。 提高可靠性，增强抗干扰能力， 边沿触发器的次态Q*仅仅取决于时钟信号的上升沿(或下降沿)到达时输入的逻辑状态。 1.用两个电平触发D触发器组成的边沿触发器 CLK=0 CLK=1 Q*= D 逻辑符号 边沿触发器 上升沿触发 Q2 D Q D CP CP 下降沿触发 D Q D CP Q1 Q2 D Q D CP 例：CP及D 的波形如图所示,试分别画Q1、 Q2的波形。（Q1、 Q2初始状态为0.） CP D Q1 Q2 例5.5.1 已知D和CP的波形，试画出Q的波形。设触发器初始状态为0。 上升沿触发 带异步置位 、复位端的CMOS边沿触发D触发器 SD、RD为异步置位端/复位端（高电平有效） *2. 维持阻塞边沿触发器 多输入端 上升沿触发 低电平有效 *3.利用传输延迟时间的边沿触发器 下降沿触发 特性表 题5.15 集成边沿D触发器 注意：CC4013的异步输入端RD和SD为高电平有效。 CP上升沿触发 集成边沿JK触发器 ①74LS112为CP下降沿触发。 ②CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。 注意 5.6 触发器的逻辑功能及其描述方法 按逻辑功能可分为 SR触发器 T触发器 JK触发器 D触发器 一、触发器按逻辑功能的分类 2.特性方程 3.状态转换图 （输出状态） 0 1 S=1 R=0 S=0 R=1 S=0 R=× S=× R=0 (约束条件) RS触发器的特性方程为 SR触发器 1. 特性表 * Q 0 1 不定 C1 同步RS触发器 (电平触发) 主从RS触发器 (脉冲触发) 边沿RS触发器 (边沿触发) 带异步置位 、复位端的边沿RS触发器 C1 2.特性方程 3.状态转换图 0 1 J=1 K=× J=× K=1 J=0 K=× J=× K=0 JK触发器的特性方程为 JK触发器 1. 特性表 * Q 0 1 Q 主从JK触发器 多输入 主从JK触发器 边沿JK触发器 带异步置位/复位端的 (脉冲触发) * * 触 发 器 第 五 章 5.1 概述 一、触发器 １.概念： 用于记忆(储存)1位二进制信号的基本单元电路。 ２.特点： （１）有两个稳定的状态：０和１。 （２）在适当输入信号(触发信号)作用下，可从一种状态翻转到另一种状态； 在输入信号取消后，能将获得的新状态保存下来。 按结构可分为 SR锁存器 边沿触发触发器 电平触发的触发器 脉冲触发的触发器 触发器分类 按逻辑功能可分为 SR触发器 JK触发器 D触发器 T触发器 5.2 触发器的电路结构与动作特点 一、S