非整数分频0967112329.docVIP

非整数分频 一.设计原理： 对于进行n+0.5分频，首先进行模n的计数 ，在计数到 n-1时，输出时钟赋为1，回到计数0时，有赋为0，因此，可以知道，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即实现了n+0.5分频时钟，因此保持n-1为半个时钟周期既是一个难点。从中可以发现，因为计数器时通过时钟上升沿计数，因此可以在计数为n-1时对计数触发时钟进行翻转，那么时钟的下降沿变成了上升沿，则计数值n-1只保持了半个时钟周期，由于时钟翻转下降沿变成上升沿，因此计数值变为0。因此，每产生一个n+0.5分频时钟的周期，触发时钟都是要翻转一次。 程序 Library IEEE; IEEE.STD_LOGIC_1164.ALL use IEEE.STD_LOGIC_ARITH.ALL use IEEE.STD_LOGIC_UNSIGNED.ALL -- Uncomment the following lines to use the declarations that are --provided for instantiating xilinx primitive components --library UNIDIM --use UNISIM.VComponents.all; entity nhalffenpin is PORT( CLK:INSTD_LOGIC; PREL:INSTD_LOGIC_VECTOR(2 DOWNTO 0):=111; NCLK:BUFFER STD_LOGIC; ); end nhalffenpin;v;p architecture Behavioral of nhalffenpin is SIGNAL COUNTER:STD_LOGIC_VECTOR(2 DOWNTO 0):=000; SIGNAL SIG_CLK:STD-LOGIC； SIGNAL LCLK ：STD-LOGIC; SIGNAL PCLK :STD-LOGIC:=1; Begin LCLK=CLK XOR PCLK; PROCESS(LCLKPREL) BEGIN IF RISING_EDGE(LCLK) THEN IF COUNTER=000 THEN COUNTER =PREL; ELSES COUNTER=COUNTER-1; END IF; END IF:END PROCESS; PROCESS(COUNTER.LCLK) BEGIN IF RISING_EDGE(LCLK) THEN IF COUNTER=001 THEN SIG_CLK=1; ELSEXL SIG_CLK=0; END IF; END IF; END PROCESS; PROCESS(SIG_CLK) BEGINIF RISING_EDGE(SIG_CLK) THEN PCLK=NOT PCLK; END IF; END PROCESS; NCLK=SIG_CLK; End Behavioral;mZH 测控三班 0967112329 闫勋