毕业设计（论文）-数字电子钟的设计推荐.doc

毕 业 设 计第一章 概述 1 第二章 数字电子钟的组成 3 2.1振荡器 3 2.2 分频器 3 2.3 计数器 4 2.4 译码显示电路 4 2.5 校时电路 4 2.6 整点报时电路 4 第二章 数字电子钟主体电路设计 4 2.1 石英晶体振荡电路 5 2.1.1石英晶体振荡器的特点 5 2.1.2 数字电子钟的振荡器 5 2.2 多级分频电路的设计 6 2.2.1 8421码制 6 2.2.2 石英钟1秒脉冲产生电路 6 2.3 ：“秒”、“分”、“时计数器电路设计 8 2.3.1：计数器按触发方式分类 8 2.3.2：60进制计数器的构成方案 8 2.4．译码显示电路 11 2.4.1：显示器的原理 11 2.4.2：译码器原理（CD4511） 12 第三章．校时电路的设计 13 3.1：RS触发器（如下图） 14 3.2：校时电路的实现原理如下： 14 第四章．整点报时电路 16 4.1：整点报时电路工作原理 16 4.2：数字钟整机逻辑电路 17 第五章：数字电子钟的组装和调试要点 17 第六章 参考文献： 21 第一章 概 述 当今社会，数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、携带方便等优点，它还用于计时、自动报时及自动控制等各个领域。尽管目前市场上已有现成的数字钟集成电路芯片出售，价格便宜、使用也方便，但鉴于数字钟电路的基本组成包含了数字电路的主要组成部分，因此进行数字钟的设计是必要的。在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。 数字电子钟的基本逻辑功能框图 2.1振荡器 振荡器是数字电子钟的核心，它的作用是产生一个频率标准，即时间标准信号，然后再由分频器分成秒脉冲，即“秒”时间脉冲。 它频率的精度与稳定度基本决定了数字电子钟的质量。为产生稳定的时标信号，一般采用石英晶体振荡器。从数字电子钟的精度考虑，晶体振荡频率越高，钟表的计时精度越高。但这会使振荡器的耗电量增大，分频器的级数也要增多，所以在确定频率时，应当考虑这两方面的因素，然后再选用石英晶体振荡器型号。 2.2 分频器 振荡器产生的时标信号频率很高，要使它变成用来计时的“秒”信号，需要一定级数的分频电路。分频器的级数和每级分频次数要根据时标频率来决定。例如：目前石英电子表多采用32768 Hz的时标信号。用 N位二进制计数器进行分频后，要得到秒脉冲，可令N =15即可。也就是说，经过十五级二分频即可得到周期为1 s的“秒”脉冲信号。 2.3 计数器 有了“秒”信号，则可以根据60s 为1min ，60 min为1 h，24h 为1 d进制。分别选定“秒”，“分”，“时”的计数器。从这些计数器的输出可以得到1min，1h和1d的时间进位信号。在“秒”计数器中，因为是六十进制，通常用两个十进位制计数器的集成片组成，其中“秒”个位应是十进制，“秒”十位应是六进制。我们可以采用反馈归零法的方法变“秒”十位为六进制，实现“秒”的六十进制。“分”计数器组成完全相同，不再重复。只是“时”计数器虽也用两个十进制计数器，但需采用反馈归零的方法实现二十四进制计时电路。 2.4 译码显示电路 因为计数器全部采用8421BCD码十进制计数集成芯片，所以“秒”，“分”，“时”的个位和十位都有四个状态输出端。如果将计数器的输出端接至专门设计制造的译码电路，即可产生驱动七段数码显示器的信号。 2.5 校时电路 当刚接通电源或者时钟走时出现误差，都需要进行时间的校准。 校时电路的基本原理就是将0.5s的脉冲信号（可由分频器的第14级分频输出端直接获得），直接引进“时”计数器，同时将分计数器置“0”。在时的指示调到需要的数字后，再切断“0.5”信号，让计时器正常工作。校“分”电路也是按此方法进行的。 2.6 整点报时电路 数字电子钟显示整点时，能及时报时。要求每当“分”和“秒”计数器计数到59min，50s时，驱动音响电路，在10s内自动发出五次鸣叫声，要求每隔1 s鸣叫一次,每次叫声持续1s,而且前4声低，最后1响高，正好报告整点。 第二章 数字电子钟主体电路设计 2.1 石英晶体振荡电路 重要概念的解释 (1) 反馈：将放大电路输出量的一部分或全部，通过一定的方式送回放大电路的输入端。 (2) 耦合：是指信号由第一级向第二级传递的过程。的特点石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它被广泛应用于彩电、计算机、遥控器等各类振荡电路中。它还具有压电效应：在晶体某一方向加一电场，晶体就会产生机械变形；反之，若在