466.采用Verilog语言设计连续输入数据处理模块 《电子系统设计》课程设计报告推荐.docVIP

交通大学理工学院 课 程 设 计 报 告 书 所属课程名称 《电子系统设计》　 题 目 连续输入数据处理 分 院　　 电 信 分 院 专业班级 学　　号 　 学生姓名　 　　　　 指导教师　　 交大理工学院电信分院 目　录 第一章：课程设计任务书*******************************（3） 第二章：程序设计目的**********************************（4） 第三章：程序实现思路**********************************（5） 第四章：源程序代码*************************************(7) 第五章：课程设计心得**********************************(10) 第六章：参考文献**************************************(11) 第1章 课程设计任务书 交 通 大 学 理 工 学 院 课 程 设 计（ 论 文 ）任 务 书 专 业 电子信息工程 班 级 三班 姓名 一、课程设计（论文）题目 连续输入数据处理 二、课程设计（论文）工作：自 2009 年 12 月 11 日起至 年 12 月 21 日止。 三、课程设计（论文）的内容要求： 序号 项 目 等　　　级 优秀 良好 中等 及格 不及格 1 课程设计态度评价 2 出勤情况评价 3 任务难度评价 4 工作量饱满评价 5 任务难度评价 6 设计中创新性评价 7 论文书写规范化评价 8 综合应用能力评价 综合评定等级 设计一个模块（写出Verilog描述、模拟并综合），模块的数据以串行方式输入，模块根据输入数据的数目决定其具体操作类型。根据题目要求写出设计思想概述，描绘出设计的状态图，画出设计的电路图，编写Verilog程序，再通过仿真软件在电脑上输出仿真波形，比较仿真波形，对设计结果进行分析处理. 学生签名： ( 　 ) 200 年 月 日 课程设计（论文）评阅意见 评阅人 　 职称 200 年 月 日 程序设计目的 对题目的说明： 1，当Start信号变为低的时候，表示输入数据无效，系统回到初始状态。 2，当Rst信号变为低的时候，系统复位。 3，数据输入的过程中，系统可以在任意时刻复位。 4，输入数据人为地不超过20个。 第3章 程序实现思路 设计思想概述 考虑到这是一个时序题目，这就涉及到结果的输出延时问题。是在数据输入结束后立刻流出结果，还是允许延时若干时钟周期后再流出结果，要根据具体的性能要求来决定。在我们小组的设计中，采取尽快流出结果的设计方式。即当输入8位全零的数据时，在时钟下一拍就可以得到计算结果。 借鉴计算机体系结构中的流水的思想，可以考虑数据一边输入一边送入相关的功能部件进行计算，主要是加法器和乘法器。应该尽可能选择低位数的加法器和乘法器以减少设计成本。本实验共涉及到3个加法器和2个乘法器。加法器分别是11位，14位和18位。乘法器分别是8位和18位。 二、各站的描述 基本的数据流程如下，触发器由一个时钟clk统一控制。数据选择器在此没有画出。 三、FSM图示描述 全部程序共包括9个状态，根据输入数据是否为全零来判断选择状态的转化。初始状态设置为State0。StateY, StateY3, StateY4分别是运算状态。 四、仿真波形比较 选用仿真软件：ModelSim SE 5.8c 根据前面的测试码的输入验证逻辑功能 Serial_in= 8b0010_0010; Serial_in= 8b0001_0100; Serial_in= 8b0000_0000； 按逻辑结果为2*2+1*4=8 二进制