eda数字时钟设计报告.docVIP

数字时钟的设计 学 院 信息与控制工程学院 专 业 电子信息工程 学 号 080640121 学生姓名 伍建琪 学生姓名： 摘 要 EDA技术采用硬件描述语言VHDL按模块化方式进行设计进行编程VHDL语言实现整系统结构简单，使用方便功能齐全，精度高 关键字 目录 1 引 言 3 1.1课题的背景、目的 4 1.2 设计的内容 4 2 EDA、VHDL简介 4 2.1 EDA技术 4 2.2 硬件描述语言——VHDL 5 3 数字钟设计 5 3.1总体结构 5 3.2 电路的工作原理图 6 4 数字钟设计 6 4.1晶体振荡器 6 4.2分频器电路 7 4.3 时、分、秒计数器电路 8 4.4 显示电路 12 5 系统仿真 13 5.1秒计数器电路仿真图 14 5.2分计数器电路仿真图 14 5.3小时计数器电路仿真图 15 5.4结果仿真 16 6 结论及结束语 16 6.2 结论 16 6.2 结束语 17 致 谢 18 参考文献 18 1 引 言 随着发展，1.1课题的背景、目的 本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，EDA技术，加深对计算机体系结构的理解。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。通过对的设计，巩固和综合运用，理论联系实际，提高IC设计能力，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计深入理解，达到课程设计的目标。1.2 设计的EDA工具对进行仿真验证分为 2 EDA、VHDL简介 2.1 EDA技术 2.2 硬件描述语言——VHDL VHDL语言的特点 3 数字钟设计 3.1总体结构 整个电路有三大主体结构：1）控制电路，2）脉冲电路，3）功能电路 时钟电路首先要有输入脉冲，由于平台提供了脉冲发生器，就省去了脉冲发生器的设计，这里我们只需要设计一个分频器，得到我们需要的频率。时钟的计时范围是00:00：00——11:59:59,所以我们需要设计模六十和模十二的计数器组成时钟计时电路。为了显示当前时钟时间，我们需要一个显示电路。另外清零电路只需输入一些控制信号给时钟计时电路即可。 通过以上分析我们可以得到以下框图： 3.2 数字时钟电路的工作原理 时标信号的频率由振荡器产生，由于及时最小单位是0.1s，所以时标信号经分频器后输出频率为10Hz的秒脉冲clk。 在无校准信号作用时，整个电路处于正常的计数状态。时，分，秒计数器采用同步计数方式，其时钟脉冲端均接由分频器输出地时钟信号clk。en为计数使能端，高电平有效。秒计数的端en始终为高电平，所以每来一个秒脉冲clk，秒计数器计一个数，当秒计数器到六十时，其进位输出端co输出高电平产生进位，使分计数器的使能端en有效，每来一个分脉冲clk，分计数器计一个数，这就意味着满60s进1min;当秒计数器和分计数器到60，其相应的秒计数器的进位co和分计数器的进位co同时输出高电平使小时计数器的使能端en有效时，每来一个计数脉冲，小时计数器计一个数。 4 各子模块的设计原理 4.1晶体振荡器 晶体振荡电路是构成数字式时钟的核心，它保证了时钟走时准确及稳定。晶体振荡器的作用是产生时间标准信号。数字钟的精度主要取决于时间标准信号的频率及其稳定度。因此，一般采用石英晶体振荡器经过分频得到这一晶体振荡器电路给数字钟提供一个频率稳定准确的的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 图.1 晶体振荡电路 4.2分频器电路 分频器是一种十分应用十分广泛的基本电路。涉及具体的数字电路时，可能需要多种不同频率的时钟，但实际电路往往只需要一种单一频率的外部时钟输入，此时可通过分频电路得到所需时钟频率。 本实验分频器电路将的高频方波信号经次分频后得到1Hz的方波信号供秒计数器进行计数分频器实际上也就是计数器。library ieee; use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; architecture fen_arc of fen is begin process(clk) variable cnt:integer range 49 downto 0; variable x:std_logic; begin if clkevent and clk=1then if cnt49 then cnt:=cnt+1; else cnt