EDA课程设计论文基于EDA技术倒计时器的设计.doc

玉林师范学院EDA课程设计论文 题 目： 基于EDA技术器的设计 院 （系）： 专 业： 学生姓名： 学 号： 指导老师： 2011年 月日 评语 得分 基于EDA技术器的设计摘要 本文以Altera公司的DE2开发板为中心，Quartus Ⅱ软件作为开发平台，使用Verilog HDL语言编程，设计了一个器模型。在程序描述的过程中，用了行为描述方式和结构描述方式二种描述方式对进行描述。该计费器能动态扫描电路，将车费和路显示出来，各有两位小数。整个自动控制系统由个主要电路构成：里程和车费计算和动态显示。最后给出了仿真的波形，并硬件实现。关键字：引言 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。 随着行业的发展，对出器的要求也越来越高，要求器性能稳定计准确，要求在时，显示，自动器自动记录。设计原理本文设计了一个的模型，其接口信号如图() 所示。的状态由，信号来控制模块，然后分别将送到模块，由片选信号控制哪部分译码模块输出的数据用数码管显示。 当后，开始，Reset为置数信号，当reset为1时，秒计时器置数，置值59, clk为驱动秒计时器的时钟。 ? ? ? 分计时器（cent_m）是由一个60进制的计数器构成的，具有置数和计数功能。其中reset为清0信号，当reset为0时，分计时器清0；reset 为置数信号，当set为1时，分计时器置数，置值59。? ? ? 时计时器（cent_h）是由一个24进制的计数器构成的，具有置数和计数功能。其中reset为置数信号，当reset为1时，时计时器置数。 设计内容一）源程序 模块的功能结构框图根据模块实现的功能设计Verilog HDL源代码如下：module fenpin(clkin,clkout); input clkin; output clkout; reg clkout; reg [24:0] q; always @(posedge clkin) begin if(q= begin q=0; clkout=~clkout; end else q=q+1; end endmodule 该模块clk： 全局时钟信号，这里为1Hz的时钟。在Altera公司的软件工具Quartus Ⅱ(Windows XP环境下)中编译和波形仿真后得到的波形如图1-2所示：图1-2 计模块的仿真波形的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下：在Altera公司的软件工具Quartus Ⅱ(Windows XP环境下)中编译和波形仿真后得到的波形如图所示： 的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下： 在Altera公司的软件工具Quartus Ⅱ(Windows XP环境下)中编译和波形仿真后得到的波形如图所示： 的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下： 在Altera公司的软件工具Quartus Ⅱ(Windows XP环境下)中编译和波形仿真后得到的波形如图所示： 的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下： 该模块定义输入输出端口如下： ■： 全局时钟信号，这里为1Hz的时钟。 ■模块输出的数据。 ■七段数码管显示的数据。在Altera公司的软件工具Quartus Ⅱ(Windows XP环境下)中编译和波形仿真后得到的波形如图所示：的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下： 在Altera公司的软件工具Quartus Ⅱ(Windows XP环境下)中编译和波形仿真后得到的波形如图所示： 器电路生成的、和元件图形符号只是分别代表分立的电路设计结果，并没有形成系统。顶层设计文件就是调用、和个功能元件，将它们组装起来，成为一个完整的设计。.bdf是本例的顶层文件，实现的功能是显示出来示。 图顶层设计图