基于 CMOS 工艺的全芯片 ESD 保护电路设计.docx

PAGE   PAGE \* MERGEFORMAT 11 PAGE  微电子技术课程设计任务书及报告（论文） 题 目 基于CMOS工艺的全芯片ESD保护电路设计 学 院 通信与电子工程学院 专业班级  电信141 学 号  2014134061 学生姓名 邹升华 微电子技术课程设计任务书 题 目基于cmos工艺的全芯片esd保护电路设计题目类型□ 设计 □ 论文 □ 其他学 院通信与电子工程学院专业班级电信141任务要求（题目来源、应完成的主要内容、基本要求及成果形式、应收集的资料及主要参考文献等） 题目来源：随着如今IC工艺由微米量级向纳米量级过渡，制程进一步提升，单个器件所能承受的静电电压/电流值持续减小。另外低压、射频等特殊运用又对芯片静电防护提出了新的要求。在过去的一份统计中，每年半导体产业由于ESD/EOS问题所带来的经济损失就高达数百亿美元。 主要内容：介绍了几种常用 ESD 保护器件的特点和工作原理, 通过分析各种 ESD 放电情况 ,对如何选择 ESD 保护器件,以及如何设计静电泄放通路进行了深入研究, 提出了全芯片 ESD 保护电路设计方案, 并在 XFAB 0.6 μm CMOS 工艺上设计了测试芯片。 基本要求：对 ESD 保护器件有 7 个基本要求:1)能为静电提供有效的(快速低阻)泄放通路;2)通过正常的 I/O 信号时不工作 ;3)引入较低的电容、电阻 ;4)在保证健壮性的同时,尽可能减小面积 ;5)对锁闭(latch up)有较高的免疫 ;6)尽量不增加掩模,不修正工艺步骤 ,与普通工艺保持兼容 ;7)有较高的耐压能力 成果形式;仿真结果 主要参考文献：[ 1]向洵，刘凡，《基于C 1VI O S工艺的全芯片ESD保护电路设计》，2010 [ 2] 　 何林峰 《基于CMOS工艺的全芯片ESD设计》 [ 3] 　陈志钧 《CMOS集成电路ESD保护技术的研究和设计》 [ 4] 　 姜玉稀，曹家麟 《深亚微米CMOS工艺下全芯片ESD设计与仿真的研究》 [ 5] 　 王怡飞，郭立 《CMOS片上ESD保护电路设计研究》  基于 CMOS 工艺的全芯片 ESD 保护电路设计 摘 要 :介绍了几种常用 ESD 保护器件的特点和工作原理, 通过分析各种 ESD 放电情况 ,对如何选择 ESD 保护器件,以及如何设计静电泄放通路进行了深入研究, 提出了全芯片 ESD 保护电路设计方案, 并在 XFAB 0.6 μm CMOS 工艺上设计了测试芯片。测试结果表明, 芯片的 ESD 失效电压达到 5 kV。 关键词 :CMOS ;ESD;全芯片 ESD 保护 Abstract： Characteristics and operational principle of ESD protection devices were presented.Based on the analyses of ESD discharge, methods for designing all chip ESD protection circuit was described, imcluding the usage of ESD protection device and the design of electrostatic discharge path.Test chip was fabricated in XFAB s 0.6 μm CMOS process.Test results showed that the ESD failure voltage reached up to 5 kV . Key words: CMOS;ESD;All chip ESD protection 1 引 言 静电是一种普遍存在与大自然中的现象。在正确认识分子和原子结构以前，人们对静电的认识来主要自于生活经验，比如用毛皮摩擦橡胶棒或丝绸摩擦金属棒能够吸引/排斥不同的带电物体。无处不在的静电时时刻刻地影响着人类的生产生活，人们对静电所带来不利影响的认识，甚至要早于对静电本身机理的认识。 早在工业社会前的欧洲，就有因为在干燥冬季时人体毛发产生静电导致面粉磨坊爆炸的案例。电力革命后的数百年，人类开始理解、利用电子，并开始正确认