电表硬件组成3（通讯规约和数据存储）.docVIP

通讯规约和数据存储部分 BF532/531将负责完成所有的电力和通讯规约要求，将负责数据的安全控制，同时要记录各相电压和线电流的失压次数，失压持续时间、第一次失压和最近一次恢复正常的时间。 数据存储则是多功能电表必须的。 通讯规约要求部分以后再补充。 关于数据存储部分，这里利用的是SDRAM16800A。 SDRAM的基本原理 静态RAM（SRAM）的一个基本存储单元包括4个晶体管和2个电阻。它是通过利用设置晶体管的状态来决定逻辑状态。读取操作对于SRAM不具破坏性，所以SRAM不存在刷新的问题。 而所有的SDRAM基本单位都是由一个晶体管和一个电容器组成，如图3.7所示。图中电容的状态决定了这个SDRAM单位的逻辑状态是1还是0。它的缺点是电容不能持久地保持储存的电荷，所以SDRAM需要不断定时刷新，才能保存暂存的数据。刷新期间是不能执行存取操作的. SDRAM的行、列地址线共用,由行地址选通(CAS)、列地址选通(RAS)信号分时控制。DRAM的内存单元不能被单独寻址.很多DRAM基本单元连接到同一个行线(row line)和同一个列线(column line),组成了一个矩阵结构.这个矩阵结构就是一个bank. SDRAM内部就是以bank为组织的,可由行、列地址寻址。 图3.1、 DRAM存储单元基本结构 SDRAM的读取方式是: (1) 指定地址; (2) 把数据从存储地址传到输出电路; (3) 输出数据到外部. 一般的存储媒介访问必须执行完三个步骤才能输出数据,而SDRAM的三步过程是独立进行的,并均与CPU同步。因此SDRAM的速度和流量可以得到提高. SDRAM拥有相同行地址的列称之为一个页面.每一个内存bank都有一个传感放大器,用来放大从基本单元读出(或者写入)内容时的电荷.传感放大器根据从芯片组发送来的行地址读出相应的数据,这个读出过程需要一定的时间，这就是RAS到CAS的延迟,简称TRCD.CAS延迟时间指的是内存芯片从得到列地址到输出数据所需要的时间,简称为CL。 IS42S16800概述 64Mb SDRAM 是高速互补金属氧化半导体(CMOS)、同步随机存取存储器，被设计用于含有67,108,864 bits 的3.3V存储系统。内部配置为带同步接口的四式16,777,216-bit 组 由4,096行、256列、16 bits组成。 64Mb SDRAM 包含自刷新模式、电源保护、断电模式。所有信号都在时钟信号上升沿信号，CLK 时被寄存。所有输入输出与LVTTL兼容。 64Mb SDRAM 能够自动生成列地址、高速地同步生成信号数据；能够交错编辑内部存储区，无预充电时间；能够在数据存取的每个时钟周期中随机改变列地址。 脉冲频率结束时的自定时的行预充电可由自动预充电功能实现。预充电一个组--当访问其余三个组中的一个时，将不用预充电周期并提供无缝、高速、随机存取操作。 SDRAM 的读和写访问面向脉冲，开始于一个选定地址，并在一组可编程的地址、以可编程的顺序继续。访问开始于一个“ACTIVE” 命令，后接一个“READ”或“WRITE”命令。“ACTIVE” 命令连带一个被寄存的地址位用来选择要访问的组与行（BA0, BA1 选择组；A0-A11 选择行）。“READ”或“WRITE”命令连带一个被寄存的地址位用来选择脉冲访问开始的列地址。 可编程的“READ”或“WRITE”脉冲长度包含1、2、4、8单元或整页，以及一个脉冲终止符。 IS42S16800的引脚如表3.1： A0-A11 地址输入 BA0, BA1 组选择地址 DQ0 to DQ15 数据 I/O CLK 系统时钟输入 CKE 时钟使能 片选 行地址选通控制 列地址选通控制 写使能 LDQM 低位 输入/输出 屏蔽 UDQM 高位 输入/输出 屏蔽 VDD 电源 GND 接地 VDDQ DQ 引脚的电源供应 GNDQ DQ 引脚的接地 NC 无连接 表 3.1 IS42S16800的引脚描述 IS42S16800功能介绍 A0-A11用于地址输入采样--在“ACTIVE” 命令（行地址 A0-A11）、“READ”或“WRITE”命令（A0-A7，A10表示自动预充电）中。A10用于“PRECHARGE”命令中采样，以确定是否所有的组都要预充电（A10 高电平）、或是被BA0、BA1选定的组要预充电（A10 低电平）。在“LOAD MODE REGISTER”命令中，地址输入还提供一个输出码（op-code）。 选组的地址（BA0 和 BA1）决定“ACTIVE”、“READ”或“WRITE”命令应用于那个组。 ，与、一起组成设备命令。详细的设备命令见“命令真值表”。 CKE 输入决定CL