FPGA四位加法器实验报告.docVIP

题目：含异步清0和同步使能的4位加法计数器 一. 实验目的. 学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。 实验原理. 如图是一含计数使能、异步复位和计数值并行预置功能4位加法计数器， 4位锁存器； rst是异步清0信号，高电平有效； clk是锁存信号； D[3..0]是4位数据输入端。 ENA是使能信号，当ENA为1时， 多路选择器将加1器的 输出值加载于锁存器的数据端； 当ENA为0时将0000加载于锁存器。 实验内容. 设计一个含异步清0和同步使能的4位加法计数器；实现对输入时钟（clk）的计数。 任务分析：在RST=1，ENA=1时，系统对输入时钟进行计数，所计数值输出至OUTY(3 DOWNTO 0)，当计数满15时，产生一个进位，输出至COUT，同时OUTY溢出归零；如果RST=1,ENA=0时，保持原来的计数值不变。如果RST=0,置输出信号为0； 1）异步复位，则输入信号有复位信号RST 2）同步使能, 则输入信号有使能信号ENA 3）要求同步的时序，则输入信号有时钟CLK 在QuartusII上对下列程序进行编辑、编译、综合、适配、仿真。 module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT); input CLK,RST,ENA; output CLK_1,RST_1,ENA_1; output[3:0] OUTY; output COUT; reg[3:0] OUTY; reg COUT; wire CLK_1; wire RST_1; wire ENA_1; assign CLK_1 = CLK; assign RST_1 = RST; assign ENA_1 = ENA; always@(posedge CLK or negedge RST) begin if(!RST) begin OUTY=4b0000; COUT=1b0; end else if(ENA) Begin OUTY=OUTY+1; COUT=OUTY[0] OUTY[1] OUTY[2] OUTY[3]; end end endmodule 实验步骤. 在QUARTUSII软件下创建一工程，工程名为CNT4B，芯片名为EP2C35F672C6； 新建Verilog语言文件，输入以上Verilog语言源程序，并将程序命名为CNT4B.vhd， 保存在与工程相同的文件夹中； 进行功能仿真、全编译、时序仿真，如出现错误请按照错误提示进行修改，保证设计的正确性。其初始值、功能仿真波形和时序仿真波形分别如下所示。 4 锁定引脚. pin location DE2上的名称 ENA PIN_N25 SW[0] CLK PIN_G26 KEY0 RST PIN_N23 KEY1 OUTY[0] PIN_AC21 LEDR[7] OUTY[1] PIN_AA14 LEDR[8] OUTY[2] PIN_Y13 LEDR[9] OUTY[3] PIN_AA13 LEDR[10] COUT PIN_Y12 LEDG[8] CLK_1 PIN_AE22 LEDG[0] RST_1 PIN_AF22 LEDG[1] ENA_1 PIN_AE23 LEDR[0] 锁好引脚，进行全编译（compile），重新布局布线，时序仿真。 仿真波形如下 5.引脚锁定，仿真结果核对无误后，准备下载，采用JATG方式进行下载，通过ENA,CLK,RST输入，观察的LEDR[0]，LEDR[7]，LEDR[8]，LEDR[9]，LEDR[10]，LEDG[0]，LEDG[1]，LEDG[8]亮灭验证计数器的逻辑功能。 拨动ENA键，给出触发的上升沿，得到采集数据如下： 结果验证正确。 五 思考题. 1 改写例2-1，用两个always语句实现模块功能. 程序如下： module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT); input CLK,RST,ENA; output CLK_1,RST_1,ENA_1; output[3:0] OUTY; output COUT; reg[3:0] OUTY; reg COUT; reg CLK_1; reg RST_1; reg ENA_1; always@(CLK or RST or ENA) begin CLK_1 = CLK; RST