硬件电路的设计与评估.pptVIP

* * 半定制设计与可编程器件 第一章 硬件电路的设计与评估 基于标准单元的设计 基于门阵列的设计（GA） 基于可编程器件（FPGA）的设计 全定制设计 通过对每一个晶体管进行优化设计实现； 所有的工艺掩模都需要从头设计； 可以最大限度地实现电路性能的优化； 设计周期很长，设计时间和成本非常高。 主要用于一些特殊部件的设计。 基于单元模块的设计(CBIC) 将全定制设计分割为两个层次： 对标准单元模块设计，建立标准单元库；（与功能无关的设计） 根据功能需要，从标准单元库中选择器件进行定位连线，完成整体设计。 基本单元模块的设计 利用并联实现沟道加宽：单元尺度规范 基本单元模块的设计 三态反相器： CBIC标准单元设计 标准单元通常设计为高度相等的块，宽度可以根据逻辑功能的不同加以调整优化; 电源接孔和输入/输出接孔统一设计到特定的区域，便于进行相互连接。 基本单元设计形成器件库。 CBIC功能模块的设计要点 根据功能需要，将组合或时序逻辑采用最少基本逻辑单元器件表达，并在库中选用基本单元拼接成合理的尺度图形； 根据逻辑连接关系，仔细排布各逻辑单元的相互位置，使连线交叉量（布线层次数量）为最少，同时尽可能减小布线总长度。 由基本单元构成功能模块 异或门的实现： 由基本单元构成功能模块 异或门的实现： 由基本单元构成功能模块 D触发器的构成： 由基本单元构成功能模块 全加器： 由基本单元构成功能模块 8位加法器： 基于门阵列（GA）的设计 先在芯片上密集制作标准晶体管，形成标准门阵列（与逻辑设计无关，可以预先大量制备）； 对门阵列进行连线形成逻辑单元，再利用逻辑单元进行定位连线设计，形成功能单元； 典型的门阵列形式 通道式门阵列 无通道式门阵列 门阵列上的基本逻辑单元 标准晶体管阵列：NMOS和PMOS采用共栅配对 门阵列上的基本逻辑单元 直接利用标准晶体管形成基本逻辑 门阵列上的基本逻辑单元 使用晶体管并联以调整驱动能力 门阵列上的基本逻辑单元 设计传输门时，需要将PMOS和对应的NMOS分离开 基于门阵列设计的特点 由于晶体管阵列采用标准工艺制作，电路系统的设计要点集中于功能块的逻辑设计和连线设计，可以大幅度提高设计效率； 布线设计是GA设计的重点，对功能块进行合理的分割和布局，能够有效减少全局布线（长线）的使用量。 基于可编程逻辑器件的设计 在芯片上预先制作可编程逻辑单元阵列、可编程IO单元及可编程连接线，由用户进行编程设计；用户设计不考虑电路实现，只考虑逻辑功能实现；设计可以反复修改，设计周期和风险最低； 目前主要采用FPGA器件进行设计。 基于可编程逻辑器件的设计 可编程IO单元的设计 通过安排锁存器中数据进行IO控制编程； 输出设计需要考虑大驱动能力及相应缓冲设计。 四输入任意可编程逻辑的实现：查找表 FPGA的基本逻辑单元 对输出逻辑的编程控制： 同相/反相输出控制； 组合/时钟输出控制； FPGA的基本逻辑单元 FPGA的基本逻辑单元由4输入查找表构成，在设计时，应尽可能将有关设计分解组合为4输入逻辑，并将组合逻辑与寄存器合并分组设计，最大限度提高设计效率。 FPGA逻辑单元的设计特点 FPGA的可编程连线设计 可编程连接线及输出驱动问题 可编程连线中的传输门控制 利用锁存器控制线路的联通和信号的传递方向； 每个开关会给相应线路带来电容负载。 FPGA的可编程连线设计 逻辑单元分区组织，短程连线与长程连线设计 可编程连线占用大半逻辑面积，运算速度主要受连线延迟影响；为满足对连线的驱动，逻辑单元的连线必须分区组织，分割为块内连线、小区间连线、大区间连线和跨区域连线等，各不同连线的互连点应设置可编程隔离和缓冲驱动。 FPGA的可编程连线设计 数字系统的典型设计 在可编程器件上进行组合功能验证：电路集成度低、速度慢，但可以大量节省设计过程的材料和时间成本； 采用半定制方式进行时序功能验证：器件集成度较低、速度接近全定制，与全定制相比可以节约设计过程的大部分材料和时间成本。