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Verilog语法口诀 Verilog语法口诀 Verilog语法口诀 • Reg与wire变量类型及其对应的电路 • Reg与wire变量类型及其对应的电路 • Reg与wire变量类型及其对应的电路 模型； 模型； 模型； • 连续赋值、阻塞赋值、非阻塞赋值 • 连续赋值、阻塞赋值、非阻塞赋值 • 连续赋值、阻塞赋值、非阻塞赋值 语句区别； 语句区别； 语句区别； • 时序、组合逻辑电路的Verilog描 • 时序、组合逻辑电路的Verilog描 • 时序、组合逻辑电路的Verilog描 述，always@ （敏感量）完整性； 述，always@ （敏感量）完整性； 述，always@ （敏感量）完整性； • 语句、块并行执行的理解。 • 语句、块并行执行的理解。 • 语句、块并行执行的理解。 2007-12-25 数据类型 Verilog HDL 有两大类数据类型。 1) 线网类型 net type 表示Ve r i l o g结构化元件 间的物理连线。它的值由驱动元件的值决定， 例如连续赋值或门的输出。 2) 寄存器类型 register type表示一个抽象的数 据存储单元，它只能在a l w a y s语句和i n i t i a l语句中被赋值，并且它的值从一个赋值到另一 个赋值被保存下来。寄存器类型的变量具有x 的缺省值。 2007-12-25 线网数据类型 可综合的线网数据类型包含下述： wire 2007-12-25 Wire线网是最常用的一种类型 网线声明语句中可明确地指定位宽： Wire [7:0] data_in; 如果声明语句中没指定位宽，默认位宽为一位。 wire en; assign en ＝errorwait; 或者 assign en=valid|clear; 2007-12-25 寄存器数据类型 能够被综合的寄存器类型有： Reg integer 2007-12-25 常见公司数字IC设计招聘－题目 1,画出DFF 的结构图,用verilog实现之。 （威盛） 2007-12-25 常见的寄存器类型：reg 寄存器数据类型reg是最常见的数据类型。reg 类型使用保留字reg加以说明，形式如下： Reg [msb : lsb] reg1,. . . regN ; msb和lsb 定义了范围，并且均为常数值表 达式。范围定义是可选的；如果没有定义范 围，缺省值为1位寄存器。 例1：reg [3:0] Sat ；//4 位寄存器。 例2 ：reg Cnt ；// 1位寄存器。 例3：reg [31:0] data_buffer ; 2007-12-25 Integer(整型) integer A, B, C ; //三个整数型寄存器。 一个整数型寄存器可存储有符号数，并且算术操作符 提供2的补码运算结果。 注意：整数不能作为位向量访问。例如，对于上面的 整数B的说明，B [6]和B [20:10]是非法的。 一种截取位值的方法是将整数赋值给一般的r e g类 型变量，然后从中选取相应的位，如下所示： reg [31:0] Breg ; integer Bint ; / /由于Bint [6]和Bint [20:10]是不允许的。 Breg = Bint ; /*现在，Breg [6]和Breg [20:10]是允许的，并且 是整数Bin