4.5 同步时序逻辑电路的设计.ppt

4.5.1 同步时序逻辑电路设计的一般步骤 * * 4.5.1 同步时序逻辑电路设计的一般步骤 4.5.2 同步时序逻辑电路设计举例 4.5 同步时序逻辑电路的设计 时序逻辑电路设计是分析的逆过程,它是根据一定的设计要求，选择适当的逻辑器件设计出符合要求的逻辑电路的过程。本节仅介绍用门电路及触发器设计同步时序逻辑电路的方法，这种设计方法的基本指导思想是用尽可能少的时钟触发器和尽可能少的连线来实现设计要求。设计同步时序逻辑电路的一般步骤如图4.4.1所示。 4.5.2 同步时序逻辑电路设计举例 计数器是典型的时序逻辑电路，它的设计具有普遍性，我们以同步计数器为例来讲述同步时序逻辑电路的设计过程。 同步计数器设计的一般步骤为： 1.分析设计要求，确定触发器数目和类型； 2.选择状态编码； 3.求状态方程，驱动方程； 4.根据驱动方程画逻辑图； 5.检查能否自启动。 [例4.4.1] 设计一个8421码十进制计数器。 （1）确定触发器数目及类型 十进制数计数器需要选用十个状态作为一个计数循环，计数长度M=10，因此要求2n≥10，则n=4，至少要4个触发器组成计数器。为了使设计出的电路最简单，选择4个触发器组成计数器，并选用JK触发器。 （2）选择状态编码 四个触发器共有十六种状态组合，我们可以从中选出十种作为十进制计数循环，分别用S0~S9表示。选择的方案有多种，根据题意应选择8421编码，即（取排列顺序为Q3Q2Q1Q0）S0=0000，S1=0001，S2=0010，S3=0011，S4=0100，S5=0101，S6=0110，S7=0111，S8=1000，S9=1001。根据选取的状态画状态图，如图4.4.4所示。 （3）求状态方程、输出方程、驱动方程 状态方程是描述计数器次态与现态关系的方程，次态Qn+1和输出CO是以现态Qn为变量的函数。为了获得这个函数关系，我们可以首先根据状态图画卡诺图，如图4.4.5所示。