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Verilog 编码原则 规则 #1: 建立时序逻辑模型时，采用非阻塞赋值语句。规则 #2: 建立latch模型时，采用非阻塞赋值语句。规则 #3: 在always块中建立组合逻辑模型时，采用阻塞赋值语句。规则 #4: 在一个always块中同时有组合和时序逻辑时时，采用非阻塞赋值语句。规则 #5: 不要在一个always块中同时采用阻塞和非阻塞赋值语句。规则 #6: 同一个变量不要在多个always块中赋值。规则 #7: 调用$strobe系统函数显示用非阻塞赋值语句赋的值。规则 #8: 不要使用#0延时赋值。 组合逻辑1，敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路时，1.1在赋值表达式右端参与赋值的所有信号都必须在always @(敏感电平列表)中列出,1.2always中if语句的判断表达式必须在敏感电平列表中列出。1.3**如果在赋值表达式右端引用了敏感电平列表中没有列出的信号，在综合时将会为没有列出的信号隐含地产生一个透明锁存器。注：这是因为该信号的变化不会立刻引起所赋值的变化，而必须等到敏感电平列表中的某一个信号变化时，它的作用才表现出来即相当于存在一个透明锁存器，把该信号的变化暂存起来，待敏感电平列表中的某一个信号变化时再起作用，纯组合逻辑电路不可能作到这一点。综合器会发出警告。Example1:input a,b,c;reg e,d;always @(a or b or c)begine=dab; /*d没有在敏感电平列表中,d变化时e不会立刻变化,直到a,b,c中某一个变化*/d=e |c;endExample2:input a,b,c;reg e,d;always @(a or b or c or d)begine=dab; /*d在敏感电平列表中,d变化时e立刻变化*/d=e |c;end 2, 条件的描述完备性如果if语句和case语句的条件描述不完备，也会造成不必要的锁存器。Example1:if (a==1b1) q=1b1;//如果a==1b0,q=? q将保持原值不变，生成锁存器！Example2:if (a==1b1) q=1b1;else q=1b0;//q有明确的值。不会生成锁存器！Example3:reg[1:0] a,q;....case (a)2b00 : q=2b00;2b01 : q=2b11;//如果a==2b10或a==2b11,q=? q将保持原值不变，锁存器！endcaseExample4:reg[1:0] a,q;....case (a)2b00 : q=2b00;2b01 : q=2b11;default: q=2b00;//q有明确的值。不会生成锁存器！endcaseVerilog中端口的描述1，端口的位宽最好定义在I/O说明中,不要放在数据类型定义中；Example1:module test(addr,read,write,datain,dataout)input[7:0] datain;input[15:0] addr;input read,write;output[7:0] dataout; //要这样定义端口的位宽！ ----------wire addr,read,write,datain;reg dataout;---------Example2:module test(addr,read,write,datain,dataout)input datain,addr,read,write;output dataout;-------wire[15:0] addr;wire[7:0] datain;wire read,write;reg[7:0] dataout; // 不要这样定义端口的位宽！！-----------2，端口的I/O与数据类型的关系：端口的I/O 端 口 的 数 据 类 型module内部 module外部input wire wire或regoutput wire或reg wireinout wire wire3，assign语句的左端变量必须是wire；直接用=给变量赋值时左端变量必须是reg！Example:assign a=b; //a必须被定义为wire！！********begina=b; //a必须被定义为reg！end--------------------------------------------------------------------------------------------VHDL 中 STD_