EDA课程设计——数字时钟的设计.docVIP

郑州航空工业管理学院 EDA课程设计报告 题 目 数字时钟 姓 名 学 号 指导教师 王春彦 程琤 张臻 二О一 一 年 六 月 二十四 日 基于CPLD的数字时钟设计 1.任务及功能 任务：设计一个由三个按键控制4位数码管显示2位分与秒的数字时钟。 功能：一个按键实现复位清零功能，一个按键实现暂停开始功能，按键 组合校时功能。 掌握JTAG下载电路的设计 用中小规模集成电路组成电子钟；电源3.3V，系统时钟12MHz，带JTAG 下载电路；核心芯片Altera公司的EPM7064，PLCC44封装。 2.设计方案 2.0总体设计 本设计由有源石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。有源振荡器可以产生稳定的12M脉冲信号,作为数字钟的时间基准,然后经过分频器分频后输出标准1/10秒脉冲。中间变量计数十次后，生成秒信号，秒计数器满60后向分计数器进位,分计数器满60后全部清零。 设计原理框图如下： 图1. 电路设计框架图 此次设计的多功能数字钟主要有五部分组成: （1）有源晶振部分：主要产生12MHZ的CPLD的输入脉冲信号。 （2）开关控制部分：主要实现数字钟的暂停、复位与校时。 （3）EPM7064芯片部分：是整个数字钟的核心部分。是程序写入以及对输入 脉冲的接收与转换控制。 （4）下载电路部分：使用JTAG下载电路。 （5）数码管显示部分：4位数码管显示分(2位)、秒(2位)。 设计电路图如下： 图2. 电路设计图 2.1 时钟电路 晶体振荡器电路给数字钟提供一个稳定准确的方波信号，作为数字时钟信号的基础，可保证数字时钟的准确及稳定。与晶振并联的电阻的作用—— 与晶振并联的电阻R17是反馈电阻，是为了保证反相器输入端的工作点电压在VDD/2，这样在振荡信号反馈在输入端时，能保证反相器工作在适当的工作区。虽然去掉该电阻时，振荡电路仍工作了。但是如果从示波器看振荡波形就会不一致了，而且可能会造成振荡电路因工作点不合适而停振。所以不能省略此电阻。这个电阻是为了使本来为逻辑反相器的器件工作在线性区，以获得增益，在饱和区是没有增益的， 没有增益是无法振荡的。如果用芯片中的反相器来作振荡，必须外接这个电阻。这两个电容（C7，C8）叫晶振的负载电容，分别接在晶振的两个脚上和对地的电容，一般在几十皮法。 这两个电容串联的值是并联在谐振回路上的，会影响振荡频率。当两个电容量相等时，反馈系数是 0.5，一般是可以满足振荡条件的，但如果不易起振或振荡不稳定可以减小输入端对地电容量，而增加输出端的值以提高反馈量。 有源晶振每部结构如图： 图3：有源晶振内部结构（来源于网络） 2.2 按键电路 按键电路为了实现该设计的基本功能，按键之前系统默认为一，按键之后芯片输入零，通过按键时0与1的变化，实现计数时钟的的暂停与开启，复位清零与校时功能。 按键电路如下： 图4.按键电路 2.3 显示电路 在应用数码管显示时，首先需要考虑的问题就是驱动电流，与发光二极管相同，数码管的发光段也需要串联限流电阻，共阳极数码管为例，串联的限流阻值越大，电流越小，亮度越低；电阻值越小，电流越大，亮度越高。在使用限流电阻时需要在每一段线上都串联限流电阻，而不要在公共端上串联电阻，如果只是在公共端上串联一个限流电阻，则显示不同数字是，将会造成数码管亮度的不同。在动态显示时，每个数码管的断连线是对应连接在一起的，同时由于数码管不存在同时点亮状态，所以只需在段连线的引出端上串联限流电阻即可。 通过三极管放大后控制位码如图： 图5. 数码管位驱动电路 通过限流电阻限流控制端吗： 图6.数码管段驱动电路 2.5 JTAG接口电路 JTAG接口是一个业界标准，主要用于芯片测试和配置等功能，使用IEEE Std 1149．1联合边界扫描接口引脚。JTAG最初用于芯片功能的测试，其工作原理是在器件内部定义一个测试访问端口(Test Access Port，TAP)，通过专用的JTAG测试工具对内部节点进行测试和调试。TAP是一个通用的端口，外部控制器通过TAP可以访问芯片提供的所有数据寄存器和指令寄存器。现在JTAG接口还常用于芯片的在线配置，对PLD、Flash等器件进行配置。为了完成系统的调试，任何原型系统都支持JTAG配置方式，因而JTAG配置也就成为最广泛支持的配置方式。不同厂商和不同型号的绝大部分FPGA芯片都支持JTAG配置方式。在Altera公司的FPGA芯片中，JTAG配置方式比其他任何一种配置方式的优先级都高。JTAG允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，实现对各个器件分别测试和配置。JTAG接口由