智力竞赛抢答器课设报告.docVIP

武汉理工大学《专业课程设计（一）》课程设计说明书  PAGE \* MERGEFORMAT12 目录 1 设计指标…………………………………………………………………………………….1 2 设计方案及比较…………………………………………………………………………….2 2.1 模拟电路方案………………………………………………………………………..2 2.1.1 方案一………………………………………………………………………...2 2.1.2 方案二………………………………………………………………………...3 2.1.3 方案比较……………………………………………………………………...4 2.2 数字电路方案………………………………………………………………………..4 2.2.1 方案一………………………………………………………………………...5 2.2.2方案二………………………………………………………………………...7 2.2.3 方案比较……………………………………………………………………..8 3 实现方案……………………………………………………………………………………8 3.1 模拟电路方案……………………………………………………………………….8 3.2 数字电路方案……………………………………………………………………….9 4 调试过程及结论…………………………………………………………………………..10 5 心得体会…………………………………………………………………………………..10 6 参考文献…………………………………………………………………………………..11 智力竞赛抢答器电路设计和模拟信号运算电路的设计 1 设计指标 设计一个四组抢答器，有人抢答时，蜂鸣器发声，同时优先抢答者对应的指示灯亮，而后抢答者对应的指示灯不亮。主持人具有将抢答器复原的功能。设计一种模拟信号运算电路，具体包括加法运算电路和减法运算电路，要求能够实现两路可调模拟信号的加法运算和减法运算。 2 设计方案及比较 2.1模拟电路方案 2.1.1 方案一 图1为LF353芯片的引脚图。其中VDD为正向电源，VSS为负向电源，NIA(neg),NIB(neg)为负??信号输入端，NIA(pos),NIB(pos)为正向信号输入端，OUTA,OUTB均为信号输出端。整个芯片实现的功能是对于信号的放大。 图1 LF353引脚图 模拟信号运算电路设计图使用proteus绘制，结果如图二所示 图2 模拟信号运算电路设计图方案一 工作原理为：当开关闭合时，若输入信号vi1，由虚短和虚断的知识可以知道，第一个集成运放及电阻，即电路的前半部分实现信号的放大和反相，输出信号与输入信号相反，即vo1= -vi1，同样，由虚短和虚断的知识可知，当R3=R5=R6时，输出信号为两个输入信号之和，即实现加法运算，同前半个电路的反向相结合，可知，此时，电路实现输入信号的减法运算；当开关打开时，与虚短和虚断可知，前半电路实现同相运算，后半电路同样为加法运算，则整个电路实现加法运算。总结起来即为：当开关打开时，电路实现加法运算，开关闭合时，实现减法运算。 2.1.2 方案二 用一个加法电路和一个减法电路分别实现模拟信号的运算 a 加法电路 图2为反相加法电路的proteus绘制 图2 反相加法电路 工作原理：根据虚短和虚断，当R6=R3=R5时，实现输入信号的反相加法运算，即vo= -vs1-vs2 b 减法电路 图3为减法电路的proteus绘制 图3 减法运算 工作原理：根据虚短和虚断，电路前半部分实现输入信号的反相，后半部分当R6=R5=R2时，实现加法运算，即电路总体实现减法运算。 2.1.3 方案比较 比较方案一和方案二可知，方案一是在方案二上的灵活变动，相对于方案二来说更加简单明了，更有利于实际操作。 2.2 数字电路方案 2.2.1 方案一 具有外接脉冲源的以CD4042BE为锁存器的智力竞赛抢答器电路 图4为CD4042BE的引脚图 图4 CD4042BE引脚图 它的工作原理是：CD4042BE是CMOS四-D锁存器，共16个引脚，其中D0、D1、D2、D3为数据输入端，Q0、Q1、Q2、Q3为相应的数据输出端，CP端为时钟脉冲，POL端为时钟脉冲极性控制。其内部为四个主从结构的D触发器。当POL=0时，锁存器在CP的低电平期间开通，D0~D3的数据分别传送到Q0~Q3端，当CP上升沿到来时数据被所存，所以这时锁存的是上升沿到来前瞬间的数据；反之，当POL=1时，锁存器在CP的高电平期间开通，当CP下降沿到来时数据被所存，这时锁存的是CP下