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Synopsys Design Compiler 简介 西安交大电信学院微电子研究所 程 军 jcheng@ 综合定义 综合是约束(Constraint)驱动的 综合基于路径 可以使用shell或者GUI界面 旧的为：dc_shell 和design_analyzer 工艺库设置 工艺库 用Library Compiler可以将.lib文件编译成二进制的.db文件。 Target Library Link Library 例子 设置search path变量 Design Compiler初始化文件 .synopsys_dc.setup Design Object(Verilog) Design Object(schematic) “get_*”命令 “get_*”命令 Collection is a set of objects which is accessible by its collection pointer. Other primary get commands: get_cells cells or instances get_clocks clocks get_designs designs get_libs libraries get_lib_cells library cells get_lib_pins library cell pins get_nets nets get_pins pins get_ports ports 主要命令 主要命令(续) What is Partitioning? Why partition a design? 去掉不必要的层次 组合逻辑路径不要有层次 组合逻辑路径不要有层次(续) 在寄存器边界划分层次 避免Glue逻辑 去掉Glue逻辑 DC 中的partition Automatic partition 手工partition group命令 ungroup命令 RTL Block Synthesis 指定面积指标 时序指标：同步设计 Register-to-Register路径 定义时钟 在DC 中定义时钟 模拟时钟树(clock tree) 模拟时钟沿的不确定性(jitter、skew) set_clock_uncertainty and Setup Timing 模拟时钟latency pre/post layout clock 时序指标：同步设计, I/O 约束输入路径 在DC 中约束输入路径 set_input_delay: exercise set_input_delay: Effect on Input Paths 约束输入示例 约束输出信号 在DC 中约束输出路径 set_output_delay Exercise set_output_delay: Effect on Output Paths 时序规划 时序规划(续) Time Budgeting Example Registered Outputs Verify that Constraints are Complete Verify Correctness of Constraints Recommended Step in Scripts 约束命令 Environmental Attributes： Constraint for timing: What is missing? Describing Environmental Attributes 模拟容性负载 “set_load”命令 模拟输入驱动强度 set_driving_cell Examples operating conditions Specify Operating Condition Net Delay What Is a Wire Load Model? Wire Load Model: Standard Format Wireload Model Mode Summary of Describing Constraints 命令总结 Design Rule Constraints set_max_capacitance s