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FPGA的分类（功能） Cyclone系列器件的结构与原理 快速进位选择链 LUT链和寄存器链的使用 Cyclone系列器件的结构与原理 快速通道(FastTrack) FastTrack遍布于整个FPGA器件，是一系列水平和垂直走向的连续式布线通道。 FastTrack连接是由遍布整个器件的“行互连”和“列互线”组成的。 DirectDrive技术和 MultiTrack互联结构 近期的FPGA器件，如CycloneⅡ、Stratix等系列， FPGA内部硬件资源的互联采用了DirectDrive技术和 MultiTrack互联结构完成。 I/O单元与专用输入端口 IO单元结构图 系统级FPGA—嵌入式阵列块EAB(Embedded Array Block) 用EAB构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D D D 写脉冲电路 输出宽度8,4,2,1 数据宽度8,4,2,1 地址宽度 8,9,10,11 写使能 输入时钟 系统级FPGA—嵌入式阵列块EAB(Embedded Array Block) M4K功能：4608位RAM；ROM设计；200MHZ高速性能；双端口存储器；单个双端口存储器；单端口存储器；字节使能；校验位；移位寄存器；FIFO设计；混合时钟模式。 系统级FPGA—TriMatrix存储器 Stratix器件中的TriMatrix存储结构具有多达10Mbit的RAM和高达12Tbps的峰值存储带宽，是大存储应用的理想选择。 M512 模块（512×1 到 32×18）：作为FIFO功能和时钟域缓冲； M4K 模块（4096×1到128×36）：满足中大小存储； MegaRAM模块（64K×9到4K×144）：满足大缓冲应用对可编程门阵列的需求。 处理器代码存储 反射消除器数据存储 处理器的程序存储器 FIR滤波器延迟线 视频帧缓冲器 信道化函数 小容量FIFO缓冲 系统高速缓存 Header/cell存储 移位寄存器 IP数据缓冲包 ATM信元数据包存储 Rake接收机相关器 M-RAM M4K块 M512块 TriMatrix存储应用 系统级FPGA—支持的外部存储器接口 CycloneⅡ器件支持的外部存储器接口 668Mbps 167MHz 36bits 1.8 V HSTL Class Ⅰ，Ⅱ QDRⅡ SRAM 334Mbps 167MHz 72bits 1.8 V SSTL Class Ⅰ，Ⅱ DDR2 SDRAM 334Mbps 167MHz 72bits 2.5 V SSTL Class Ⅰ，Ⅱ DDR SDRAM 167Mbps 167MHz 72bits 3.3 V LVTTL SDR SDRAM 最大数据速度 最大时钟速度 最大总线宽度 I/O标准 存储技术 系统级FPGA—数字时钟管理 Cyclone II PLL方框图 系统级FPGA—数字时钟管理 表 Cyclone II PLL特性 可编程持续期和带宽 门控时钟和人工时钟交换 其他 锁相端口和PLL时钟输出 馈送逻辑阵列 每个PLL 1个 外部时钟输出数量 每个PLL多达3个 内部时钟输出数量 低至125皮秒的增量 相位移 m / (n×置后分频计数器) 时钟倍乘和分频 指标 特性 系统级FPGA—数字时钟管理 系统级FPGA—系统级I/O Cyclone/Cyclone II 器件单端I/O标准支持 PC及嵌入式应用 66 MHz 单端 3.3-V PCI DDR SDRAM及FCRAM 133 MHz 参考电压 SSTL-2 Class I II SDR SDRAM 166 MHz 参考电压 SSTL-3 Class I II 一般用途 250 MHz 单端 3.3-V/2.5-V/1.8-V/1.5-V LVCMOS 一般用途 250 MHz 单端 3.3-V/2.5-V/1.8-V LVTTL 典型应用 目标性能（MHZ） 类型 I/O标准 系统级FPGA—系统级I/O 系统级I/O支持其他接口标准和协议。如Cyclone器件支持各种串行总线接口、通信协议以及通信接口协议。 系统级FPGA—系统级I/O * 第2章 可编程逻辑器件 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 简单PLD器件的结构 基本PLD器件的原理结构图 可编程逻辑器件的发展历程 70年代 80年代 90年代 PROM 和PLA 器件 改进的 PLA 器件