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第9章 LogicLock技术 9.1 LogicLock技术简介 Altera Quartus?Ⅱ软件特有的LogicLock模块设计流程允许设计者单独设计、优化和锁定每个模块的性能，即使在大型SOPC设计过程中也能保持各个模块的性能。LogicLock设计流程第一次在FPGA的设计中引入了高效的基于团队的设计方法。使用LogicLock设计方法，在将每个模块合并到顶层设计中时不会影响底层模块的性能，设计者可以在顶层系统集成和验证过程中保持每个模块的性能不变。另外，设计者还可在其他设计中重用优化好的设计模块，进一步利用资源并缩短设计周期。 如果设计中的每个子模块都由惟一的网表文件描述，则当编译整个设计时，只有设计中被更新的部分需要重新综合。这样，设计者可以改变、优化和重新综合某个子模块而不影响其他部分。使用LogicLock设计方法，设计者可以将每个独立模块的网表文件指定到Altera器件中一个固定或浮动的区域，并在Altera器件中维持模块的布局布线结果，保持模块的优化性能。 图9.1给出了LogicLock设计流程与传统设计流程的比较。传统的设计流程采用的是反复优化处理过程来尽可能达到系统需要的性能，在优化过程中如果对某个模块进行了修改，将影响整个设计中其他部分的布局和布线。LogicLock设计流程仅对单独模块进行设计、优化和锁定，在整个设计集成处理过程中每个模块都保持单独优化的性能，从而可以极大缩短设计周期。 Quartus?Ⅱ 4.1版本软件对下列器件支持LogicLock基于模块化的设计流程： ·??????? Stratix?Ⅱ、Stratix、Stratix GX、MAX?Ⅱ、Cyclone和Cyclone?Ⅱ； ·?????? ? APEX和APEX?Ⅱ； ·??????? Excalibur； Mercury(对Mercury器件仅支持锁定和固定区域)。 9.2 LogicLock设计应用 9.2.1 建立LogicLock区域 一个LogicLock区域其实是一种布局约束，可以在目标器件上定义任意物理资源的矩形区为LogicLock区域。通过指定结点或设计实体到LogicLock区域，设计者可以引导适配器将这些结点或实体放入该区域，在底层图(Floorplan)中可以显示出建立的LogicLock区域。所有的LogicLock区域可由两个参数定义：大小和状态。可以定义表9.1所列的三种类型的LogicLock区域。 LogicLock区域可以层级嵌套，可以让一个LogicLock区域作为另一个LogicLock区域的子区域，将子区域放入其父区域内，并指定子区域与父区域的相对位置。当移动父区域时，子区域保持相对于父区域的布局关系。底层图中显示的LogicLock区域如图9.2所示。 下面介绍在Quartus?Ⅱ图形用户界面中建立LogicLock区域的三种方法。 1．在LogicLock Regions窗口中建立LogicLock区域 下面以具体操作实例介绍在LogicLock Regions窗口中建立LogicLock区域的步骤。 (1) 选择Assignments→LogicLock Regions Window命令，弹出LogicLock Regions窗口，如图9.3所示。 (2) 在Region name列中的new单元上双击鼠标左键，在该单元出现可编辑输入的文本框。 (3) 在文本框中输入要建立的LogicLock区域的名字，输入完成后按回车键确定。大小和状态默认的LogicLock区域出现在LogicLock Regions窗口中，如图9.4所示。本节示例所用的LogicLock区域名为lockmult。 (4) 在LogicLock Regions窗口中，在输入的LogicLock区域名上点击鼠标右键，从弹出的右键菜单中选择Properties命令，自动弹出LogicLock Region Properties(区域属性)对话框的Contents标签页，如图9.5所示。 (5) 在LogicLock区域属性对话框中选择Size标签页。 (6) 选择Auto选项，指定LogicLock区域为自动大小，如图9.6所示。 (7) 在LogicLock区域属性对话框中选择Location标签页。 (8) 在State栏中选择Floating选项，如图9.6所示。 (9) 点击确定按钮。指定建立的LogicLock区域为自动大小、浮动状态，并在LogicLock Regions窗口的对应列中给出设置信息。选择Assignments→Timing Closure Floorplan命令，