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EDA 信号发生器设计 源代码
一.信号发生器要求
设计一个信号发生器,根据输入信号的选择可以输出递增锯齿波、递减锯齿波、三角波、阶梯波、方波等五种信号。信号发生器的控制用8选1数据选择器实现对5种信号的选择。将信号输出。
根据要求,构造信号发生器的结构框图,如图1所示。
时钟信号 信号发生器 信号控制 输出信号
选择 信号选择
图1.信号发生器的结构框图
二.信号发生器实现设计及其模块设计
1.递增锯齿波的设计
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity signal1 is
Port ( clk ,reset:in std_logic;
q1:out std_logic_vector(7 downto 0 ));
End signal1;
Architecture a of signal1 is
Begin
Process(clk,reset )
Variable tmp:std_logic_vector(7 downto 0);
Begin
If reset =0 then
Tmp:
Elsif rising_edge(clk)then
if tmp then
tmp:
else
Tmp:=tmp+1;
End if;
end if;
q1=tmp;
end process;
End a;
2.递减锯齿波的设计
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity signal2 is
Port ( clk ,reset:in std_logic;
Q2:out std_logic_vector(7 downto 0 ));
End signal2;
Architecture a of signal2 is
Begin
Process(clk,reset )
Variable tmp:std_logic_vector(7 downto 0);
Begin
If reset =0 then
Tmp:
Elsif rising_edge(clk) then
If tmpthen
Tmp:
Else
Tmp:=tmp-1;
End if;
End if;
Q2=tmp;
End process;
End a;
3.三角波的设计
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity signal3 is
Port ( clk ,reset:in std_logic;
Q3:out std_logic_vector(7 downto 0 ));
End signal3;
Architecture a of signal3 is
Begin
Process(clk,reset )
Variable tmp:std_logic_vector(7 downto 0);
Variable a:std_logic;
Begin
If reset =0 then
Tmp:
Elsif rising_edge(clk) then
If a=0 then
If tmpthen
Tmp:
A:=1;
Else
Tmp:=tmp+1;
End if;
Else
If tmpthen
Tmp:
A:=0;
Else
Tmp:=tmp-1;
End if;
End if;
End if;
Q3=tmp;
End process;
End a;
4.阶梯波的设计
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity signal4 is
Port ( clk ,reset:in std_logic;
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