EDA技术基础_第4章_VHDL程序设计基础.pptVIP

EDA 技术基础 第 4 章 VHDL程序设计基础 4.1 概 述 用硬件描述语言对数字系统进行表达和描述是EDA建模和实现技术中最基本和最重要的方法，其他的许多设计方法都建立在这一基础之上。因此VHDL语言是EDA教学的重要组成部分。 4.1.1 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog-HDL和ABEL语言。VHDL起源于美国军方，Verilog-HDL起源于集成电路的设计，ABEL则来源于早期可编程逻辑器件的设计。下面将从使用角度对三者进行比较。 （1）逻辑描述层次 一般的硬件描述语言可以在三个层次上进行电路描述。其层次由高到低依次分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，抽象描述能力强，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog-HDL语言和ABEL语言则属于较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。 （2）设计要求 利用VHDL语言进行电子系统设计时，设计者不必过多关注电路的具体实现方案和细节，只倾力于对所要实现的功能进行详尽、完备和充分地描述。而利用Verilog和ABEL语言进行设计时则要求设计者具备较扎实的理论素养，设计过程中能够对电路的结构细节进行确定和干预。 （3）综合过程 任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序的综合过程要稍简单，即经过RTL级→门电路级的转化，易于控制电路资源。 所以利用Verilog和ABEL语言编出的程序往往能够较VHDL语言节省一定资源。 Verilog和ABEL语言和VHDL语言的关系有点类似于单 片机汇编语言和C语言编程的关系。 （4）对综合器的要求 VHDL语言层次较高，抽象描述能力强，不易控制底层 电路，因而对综合器的性能要求较高；Verilog和ABEL 对综合器的性能要求则较低，但对设计者本身的技术水 平要求高。 （5）支持工具 支持VHDL和Verilog的EDA工具很多，但支持ABEL的 综合器仅仅Dataio一家。 （6）国际化程度 VHDL和Verilog已成为IEEE标准，而ABEL正朝国际化 标准努力。 在我国高校的EDA教学中，本专科阶段一般学习VHDL语言，研究生和博士生阶段接触Verilog-HDL语言。 另外，在我国台湾地区，很多数字系统设计师对Verilog-HDL语言比较偏爱。 在当前我国电子类企业的招聘中，一般要求CPLD/FPGA行业从业人员至少掌握一种硬件描述语言。 大家可以浏览国内一些大型电子企业的网站了解相关招聘信息，对学习的方向会有一定指导意义。 4.1.2 VHDL的特点 VHDL语言的英文全名是： Very-High-Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言。 它诞生于1982年，经过几年的发展完善， 到1987年底，VHDL被IEEE ( The Institute of Electrical and Electronics Engineers)和美国国防部确认为标准硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。 VHDL主要用于描述数字系统的结构、行为、功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法十分类似于一般的计算机高级语言。 VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件、一个电路模块或一个系统)分成外部(或称可视部分，即端口)和内部(或称不可视部分)，即设计实体的内部功能和算法完成部分。 在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概