CPLD-FPGA设计流程.pptVIP

主要内容 以数字跑表为例介绍CPLD/FPGA设计的主要流程 FPGA及其设计优点 产品需求 数字跑表很赚钱，市场非常大； 具有复位、暂停、秒表计数的功能； 确定FPGA的规格 设计方案 接口信号定义 设计输入 功能仿真 目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求 功能仿真---编写testbench 仿真波形 电路综合 综合之后的部分原理图 布局布线 布局：将综合输出的逻辑网表适配到具体FPGA器件的物理单元上 布线：实现FPGA器件元件之间的互连 布局布线之后的电路图 CLB的结构 IOB的结构 Bit文件生成、加载、系统调试 * CPLD/FPGA设计流程 温国忠 FPGA设计流程示意图 产品需求 FPGA规格 设计方案 设计输入 功能仿真 电路综合 门级前仿真 布局布线 bit文件生成及加载 FPGA系统测试 设计修改 百分秒、秒、分钟计数均采用BCD码计数方式 3 暂停信号低电平秒表计数，高电平停止计数 2 复位信号高有效，对系统异步清零 1 规格 编号 百分秒 计数器 秒计数器 分计数器 flag1 flag2 pause 跑表模块 clk reset ms_h ms_l s_h s_l m_h m_l 分钟信号低位 O m_l 分钟信号高位 O m_h 秒信号低位 O s_