使用PSpice进行PLL仿真-QSLnet.PDF

使用 PSpice 进行 PLL 仿真 BG6RDF 一． 基本原理 1．鉴相器输出电压V K (θ −θ ) ，鉴相器增益K 的单位是V/rad 。 d d i o d 2 ．环路滤波器的输出电压 V F (s)V ，F(s)是环路滤波器的传输特征函数。 c d 3 ．VCO 的输出频率f K V ，VCO 增益K 的单位是rad/s 。 v v c v 4 ． 因为相位的微分是频率，而鉴相器比较的是相位，通过拉普拉斯变换可得： ⋅ ( ) K V s v c θ ( ) 。 s v s θ 5 ．对于分频器有：θ v 。 o N K ⋅K 6 ．传输特性f vpn d v 。 N ⋅2π 7 ．PLL 电路是对控制频率的 VCO 输出信号的相位进行比较，整体上（除环路滤波器 外）为积分特性而产生一次滞后，即相位滞后 90 度。 8．相位余量是指开环增益为 0dB 时，相位与-180 度的距离，相位余量大环路稳定。参 考模拟电子电路理论中有关振荡器的论述：反馈系统振荡的条件是 AF=1 （A 为主 网络增益，F 为反馈网络增益），相位变化为 360 度的整数倍。因为 PLL 是负反馈 系统，要确保稳定就是要确保开环增益为 1(0dB)时，相位变化必须小于 180 度，并 应留有一定余量。通常 45 度的相位余量是比较合适的。 9 ．环路带宽是开环增益为 0dB 时的频率。 10． 环路带宽大输出频谱中鉴相频率的寄生成分高，环路增益大，相位噪声低，锁 相时间短。环路带宽小输出频谱中鉴相频率的寄生成分低，环路增益小，相位噪声 高，锁相时间长。 11． 大的ωn( 自然频率)环路带宽大，锁相速度快。 二． 电路仿真与测试 这里主要仿真和测试有源环路滤波器，一是为了展宽频率范围，二是尽量加大变容管电 压，加大 Q 值，减小噪音。 1．二阶有源环路滤波器 该电路实现 18MHz 至 38MHz 频率输出。实验电路 VCO 增益K 为42。鉴相 v 5 器增益K ，约为 0.39789，VCO 输入分频比为 200 。因此f 约为 4294 。该滤波器 d 4π vpn 电路来自参考资料 2 ，电阻电容的计算公式也来自该资料。本图中阻尼系数ζ设为 0.707， 2πf R 自然频率ωn ，f R 是鉴相频率，这里取值为 100000Hz。 50 电路图如图 1 所示，上半部分是闭环图，下半部分是开环图。图中积分器件为 INTEG， 设置其 GAIN 值为f vpn ⋅2π ，图中为26980 。负反馈器件为DIFF 。反相器器件为GAIN，增 益设为-1 。