EDA数字频率计课程设计说明书_精品.doc

目 录 第一章 设计任务及要求 1 1.1设计任务 1 1.2设计要求 1 1.2.1整体功能要求 1 1.2.1测试要求 1 第二章 设计思路 2 2.1数字频率计介绍 2 2.2设计原理 2 2.2.1频率测量的基本原理 2 2.2.2整体方框图及原理 2 第三章 模块介绍 4 3.1闸门产生模块 4 3.1.1闸门模块介绍 4 3.1.2闸门模块verilog语言程序描述及仿真 4 3.2计数模块 5 3.2.1计数模块介绍 5 3.2.2计数模块模块verilog语言程序描述及仿真 5 3.3锁存器模块 6 3.3.1锁存器模块介绍 6 3.3.2锁存器模块verilog语言程序描述及仿真 6 3.4译码器模块 7 3.4.1译码器模块介绍 7 3.4.2闸门模块verilog语言程序描述及仿真 7 3.5扫描显示模块 8 3.5.1扫描显示模块介绍 8 3.5.2扫描显示模块verilog语言程序描述及仿真 9 第四章 数字频率计的实现 10 4.1数字频率计的verilog语言程序描述及仿真 10 4.2数字频率计的FPGA芯片实现 14 第五章 心得体会 15 第一章 设计任务及要求 1.1设计任务 采用测频法设计一个数字显示的数字频率计，被测试的频率可由基准频率分频得到。其中应利用硬件描述语言Verilog、EDA软件QuartusⅡ和硬件平台Cyclone/CycloneⅡFPGA进行电路系统的设计。 1.2设计要求 1.2.1整体设计要求 （1）要求独立完成设计任务。 （2）课程设计说明书封面格式见《天津城市建设学院课程设计教学工作规范》附表1课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。 对各子模块的功能以及各子模块之间的关系作较详细的描述。2-1所示的算法。 图2-1 频率算法示意图 用时钟信号clk产生脉冲宽度为1s的闸门信号cl，而且可以通过修改verilog程序来改变闸门信号的脉冲宽度和占空比。让被测信号送入闸门电路，当1s闸门脉冲到来时闸门导通，被测信号通过闸门并到达后面的计数模块（计数模块作用是计算被测输入信号1s钟内脉冲的个数），当1s闸门结束时，闸门再次关闭，此时计数器记录的周期个数为1s内被测信号的周期个数，即为被测信号的频率。 2.2.2数字测频计整体方框图 测频计的整体方框图如图2-2所示。 图2-2 测频计设计总体框图 其中若要要计算每秒钟内待测信号的脉冲个数，则要求： 1）电路产生一个1秒的时间闸门信号cl，在这1秒钟内启动计数器对被测信号bclk进行计数； 2）1秒结束时将计数器所计的脉冲个数的状态值送入锁存器REG24B锁存； 3）在计数值锁存完成后还应对计数器清零，以待下1秒钟开始新的一轮计数； 4）锁存到锁存器中的数据则输出译码模块进行七段译码扫描显示。 第三章 模块介绍 3.1闸门产生模块 3.1.1闸门模块介绍 闸门信号cl由时钟信号clk（选定频率为1KHZ）产生，当cl为高电平时，对输入信号脉冲计数，当cl为低电平时，将计数所得数据data1输入到锁存器。若按程序3-1设计则闸门信号高电平时间为： 低电平时间为： 从而实现1s的闸门信号。 3.1.2闸门产生模块verilog语言程序描述及仿真 闸门产生模块verilog语言程序描述如图3-1 module zhamen(clk,reset,cl) ; input clk,reset; output cl; reg cl; reg [9:0] counter; always@(posedge clk) if(reset==1b0 ) begin counter=10b0000000000; cl=1b0; end else if (counter10b0001000000) begin counter=counter+1; cl=1b0; end else begin counter=counter+1; cl=1b1; end endmodule 图3-1 闸门产生模块程序 闸门产生模块的仿真图如图3-2 图3-2闸门产生模块的仿真图 3.2计数模块 3.2.1计数器模块介绍 由程序3-2可知在闸门信号cl为低电平或复位信号为低电平时计数数据data1清零，当闸门信号cl为高电平且复位信号为高电平时被测信号来一个脉冲，计数数据data1加1，从而实现对被测信号1秒钟内脉冲个数的计算。 3.2.2计数模块verilog语言程序描述及仿真 计数模块verilog语言描述程