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TS101芯片结构与汇编语言 报告目的： 通过对TS101的其运算特点及其结构的介绍，使大家对TS101有个基本的认识核概念，本报告只是从较大的方面介绍的，没有涉及一些具体的细节。希望通过本次的讲解，是大家了解TS101是结构是怎样的，这样结构有什么样的好处，一条指令是如何进行在TS101执行的都有一个比较清楚的认识。 报告分为5方面： DSP的芯片发展的历史 TS101芯片内部结构 TS101芯片的运行特点 TS101核设计特点 汇编语言举例 DSP芯片的发展 数字信号处理器（Digital Signal Processor,简称DSP）是一种专门用来实现各种信号处理算法的微处理器 ADI公司推出：ADSP21XX定点系列处理器、SHARC浮点系列处理器、Blackfin系列及高性能数字信号处理器系列TigerSHARC系列。 定点：ADSP21061、ADSP21062、ADSP21060、ADSP21065 浮点：ADSP21160、ADSP21161 2001年底，TigerSHARCTS101S，新一代浮点的标志处理时钟提高到300MHz 2003年，ADSPTS201、ADSPTS202、ADSPTS203，工作频率达到600MHz ADSP2106x系列，32位处理器，每条指令周期25ns，运行速度为40MIPS，单周期执行指令，4Mbit的片内SRAM， 6个4位链路口，两倍于时钟频率开始传递最多实现6个DSP的互联，内部总数据总线48bit，地址总线32bit ADSP21160 ：32位处理器，10ns ,100MHz，1Mbit的片内双端SRAM，6个DSP的互联，内部总数据总线64bit，地址总线32bit TS101的性能： 处理器工作在300MHz，单周期4条指令，每秒能进行2.4亿次浮点操作支持两种方式的处理集成多处理器，容易实现多片的并行处理系统最多8片和一个主机设备，内存6Mbit内部总数据总线128bit，地址总线32bit，最大运算速度是ADSP2116的2.8倍，是ADSP21060的14倍。 2.TS101的内部结构 TS101内部结构图 结构的特点 计算单元、程序控制器、地址产生器、内存（6M）、外部接口、DMA控制器、连路口 特点：32位指令128位宽，每周期最多4条指令32位地址总线最多访问4G存储空间  Data Alignment Buffer Accesses（DAB） Instruction Alignment Buffer (IAB) Branch Target Buffer (BTB) 32个四路与设置相关的缓存，一共128个入口 链路口的结构（有寄存器LCTLx和LSTATx进行状态设置以及状态的检测） External Port Architecture 全局寻址空间 思考问题： 问题：根据结构特点说明DSP为什么能并行运行指令？ 问题：如果同时访问同一个内存会出现什么问题？DSP如何解决？ 问题：C语言函数，编译出来的代码，起始地址按4对齐，为什么？ 问题：根据这样的结构特点，我们在软件设计的时候要注意什么？ 回答： 如果同时访问同一个内存会出现什么问题？DSP如何解决？ 出现总线的竞争问题 DSP解决两个方面说： 第一个方面，DSP内部有一个总线占用的优先级，根据这个来进行总线占用的分配 优先级如下： High priority IFIFO transactions High priority DMA transactions Load, Store, and other data transfer instructions Low priority IFIFO transactions Low priority DMA transactions Instruction fetch 判断IFIFO的优先级： Direct read by an external master Broadcast write transaction in the IFIFO Write to internal address (the result of a DMA transaction) and the destination TCB priority bit is set IFIFO is full (three or more transactions in the IFIFO). The request priority is high in order