第六讲 VHDL设计流程.pptVIP

第六讲 VHDL硬件描述语言_4 教学课时：3学时 教学内容： 1、原理图和VHDL混合输入法设计（1学时） （1）同步计数器的设计 （2）7段显示译码器的设计 （3）顶层实体的设计 2、典型单元电路的设计（1学时） 3、实例演示（1学时） 1、原理图与VHDL混合输入法设计 以具体实例进行讲解。 要求：设计一个1位十进制数的计数显示译码电路。其中，计数器、七段显示译码电路由VHDL程序描述，在原理图中调用2个计数器，2个七段显示译码电路完成整个电路的设计，并用Quartus II进行功能仿真。 （1）同步计数器的设计。 所谓同步计数器，就是在时钟脉冲的控制下，构成计数器的各触发器状态同时发生变化的那一类计数器。 异步复位：是指复位信号一有效，计数器的计数值清0，进位输出清0. 同步复位：是指复位信号有效，且时钟脉冲正是上升沿（或下降沿）时，计数器的计数值和进位输出清0. 例1：设计一个具有异步复位的4位二进制计数器，并使用Quartus II进行仿真。 修改程序，使之为同步复位计数器。 修改程序，使之为1位BCD码计数器。 （2）七段显示译码器的设计 七段显示译码器是将1位BCD码译成数码管对应的a-g七段显示信号。它有两种连接方式，共阴极和共阳极连接。 设采用共阴极连接，则‘1’使对应的二极管亮，‘0’使对应的二极管灭。 例2：设计七段显示译码器的VHDL程序。 例3：计数显示译码电路 第一步：编辑1位BCD码计数器VHDL源程序，名为cnt1.vhd; 第二步：编辑七段显示译码电路的VHDL源程序，名为dec7.vhd; 第三步：设计计数显示译码电路的顶层文件， 包含2个计数器，2个七段显示译码器，文件名为top.bdf; 第四步：编译顶层设计文件； 第五步：仿真顶层设计文件。 例4：用元件声明和例化的方法重做例3，并用Quartus II进行功能仿真。 2、典型单元电路的设计 （1）减法计数器 例：用VHDL设计一个具有异步复位的4位减法二进制计数器。 (2)可逆计数器 所谓可逆计数器，就是根据计数控制信号的不同，在时钟脉冲作用下，计数器可以进行加1或减1操作的一种计数器。可逆计数器有一个特殊的控制端dir，当dir=‘0’时，加1；当dir=‘1’时，减1. 例：用VHDL设计一个八进制的可逆计数器。 课堂作业2姓名：学号： 1、编写8位二进制数求补电路的VHDL源程序。设电路的输入为A[0..7],输出为B[0..7]。 提示：补码为取反加1. 提示：用语句use ieee.std_logic_unsinged.all；实现运算符”+”的重载。 2、编写8位二进制加法计数器的VHDL源程序，其中，clk为时钟脉冲，clr为异步复位输入信号，y为输出信号。 例1：设计2位BCD码输出的，60进制的加法计数器的VHDL程序，文件名为bcd60.vhd。(程序可参看书上284页） 例2：设计2位BCD码输出的，65进制的加法计数器的VHDL程序，文件名为bcd65.vhd。 * * 07H 7 7FH 8 6FH 7DH 6DH 66H 4FH 5BH 06H 3FH 9 6 5 4 3 2 1 0