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MAX+plusⅡ设计 一、原理图输入设计方法 二、文本输入设计方法 在此以VHDL语言为例说明文本输入的设计方法。 在上机实验中要求使用的是VerilogHDL语言进行文本设计。 使用VerilogHDL语言进行文本设计的方法与VHDL语言设计方法相同。 5.4.1 编辑输入并保存VHDL源文件 新建一个设 计文件 使用文本输入方 法设计，必须选择 打开文本编辑器 图5-13 在文本编辑窗中输入VHDL文件并存盘 图5-12 建立文本编辑器对话框 文本编辑窗 用键盘输入设计 文件：多路选择器 存盘文件名必须与模块名相同 取为：mux21a.vhd 如果使用的是VerilogHDL语言， 则文件后缀名为.v 注意，要存在 自己建立的 文件夹中 如果使用的是VerilogHDL语言， 则在此下拉菜单中选择文件后缀名为.v 文件存盘后， 关键词将改变 颜色！否则文 件名一定有错！ 5.4.2 将当前设计设定为工程 图5-14 设定当前文件为工程 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 选择编译器 编译窗 * * 老师发送过去的文件为以下两个，左边的是安装文件，右边的是破解文件 MAX+plusⅡ的安装 1、文件 2、安装 （1）点击安装文件进行MAX+plusⅡ的安装 （2）安装完成后在“开始”菜单找出MAX+plusⅡ10.0并打开 如图所示： ①点击此按钮，得出以下对话框 ②点击此按钮，得出如右图所示对话框 ③找出破解文件license ④单击已经找出的license文件 ⑤点击“OK” 可以看到此处多了很多选项，即license文件的添加使得功能增多了 点击“OK”完成 （3）安装完成后可以开始进行设计 1、 1位全加器设计向导 1.1 基本设计步骤 步骤1：为本项工程设计建立文件夹 注意： 文件夹名不能用中文，且不可带空格。 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct 注意，不可 用中文！ 步骤2：输入设计项目和存盘 图4-1 进入MAX+plusII，建立一个新的设计文件 使用原理图输入 方法设计，必须 选择打开原理图 编辑器 新建一个设 计文件 图4-2 元件输入对话框 首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol” 输入一个元件 然后用鼠标双 击这基本硬件库 这是基本硬件库 中的各种逻辑元件 也可在这里输入 元件名，如2输 入与门AND2，输 出引脚： OUTPUT 图4-3 将所需元件全部调入原理图编辑窗 连接好的原理图 输出引脚： OUTPUT 输入引脚： INPUT 将他们连接 成半加器 图4-4 连接好原理图并存盘 首先点击这里 文件名取为： h_adder.gdf 注意，要存在 自己建立的 文件夹中 步骤3：将设计项目设置成工程文件(PROJECT) 图4-5 将当前设计文件设置成工程文件 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 注意，此路径指 向当前的工程！ 图4-7 对工程文件进行编译、综合和适配等操作 选择编译器 编译窗 完成编译！ 步骤4：时序仿真 (1) 建立波形文件。 首先选择此项， 为仿真测试新 建一个文件 选择波形 编辑器文件 (2) 输入信号节点。 图4-8 从SNF文件中输入设计文件的信号节点 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 图4-9 列出并选择需要观察的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点击“OK” 图4-9 列出并选择需要观察的信号节点 (3) 设置波形参量。 图4-10 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 消去这里的勾， 以便方便设置 输入电平 (4) 设定仿真时间。 图4-11 设定仿真时间 选择END TIME 调整仿真时间 区域。 选择60微秒 比较合适 (5) 加上输入信号。 图4-12 为输入信号设定必要的测试电平或数据 (6) 波形文件存盘。 图4-13 保存仿真波形文件 用此键改变仿真 区域坐标到合适 位置。 点击‘1’，使拖黑 的电平为高电平 (7) 运行仿真器。 图4-14 运行仿真器 选择仿真器 运行仿真器 (8) 观察分析半加器仿真波形。 图4-15 半加器h_adder.gdf的仿真波形 (10) 包装元件入库。 选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“Create