数电PPT电子教案-第三章--组合逻辑电路.pptVIP

第三章 组 合 逻 辑 电 路;作 业;本章内容;关于逻辑电路的基本概念;一、正与门电路;二、正或门电路;三、非门电路;四、正逻辑体制与负逻辑体制之间的关系;第一节 组合逻辑电路的分析;二、组合逻辑电路的分析方法;例: 组合逻辑电路如图所示，分析该电路的逻 辑功能。;（3）由表达式列出真值表。;例:分析如图所示逻辑电路的功能。;第二节 用小规模集成电路(SSI)实现  组合逻辑电路的设计;二、用小规模集成电路实现完全描述的组合逻辑电路设计;解：（1）约定： 三个人的意见分别用字母A、B、C表示，表决结果用字母L表示。设同意用逻辑“1” 表示；不同意用逻辑“0” 表示。 表决结果通过用逻辑“1” 表示；没通过用逻辑“0” 表示。同时约定A是那个有最终否决权的人。;（5）画出逻辑图; 所谓不完全描述，是指含有无关项的逻辑问题的描述。;真值表;（3）用卡诺图进行化简。（注意利用无关项）;（4）由逻辑表达式画出逻辑图。;例: 试设计一个编码转换电路，将4位格雷码转换为自然二进制码。可以采用任何逻辑门电路来实现。;0 1 1 1;(2) 画出各输出函数的卡诺图，并化简和变换。;=(;(3) 根据逻辑表达式，画出逻辑图;第三节 组合逻辑电路中的竞争冒险;概 述;静态1冒险：在组合逻辑电路中，如果输入变化前、后稳态输出1，而转换瞬间出现0的毛刺。;如：;竞争：把G2门的两个输入信号分别经过G1和A端两个路径在不同时刻到达的现象，成为竞争。;其中一个先从0变1时，输出信号可能出现不应该出现的‘1’信号—静态0冒险;如果令 ;四、消去竞争冒险的方法;2. 增加乘积项,避免互补项相加 ;3. 输出端并联电容器 ;动态1冒险：在组合逻辑电路中，如果输入变化前、后在稳态输出1之前，输出发生了三次变化，即出现0、1、0、1的变化序列。;小 节;小 节;编码：将某一信息变换为某一特定代码的过程称为编码。;编码器的分类：普通编码器和优先编码器。;二进制编码器的结构框图;解： （1）约定：4个信息分别用I0 、I1 、I2 、I3表示， 信息有效用1表示，无效用0表示；2位代码用A1 、A0 表示，且对应关系为：信息I0的编码为00，信息I1的 编码为01，信息I2的编码??10，信息I3的编码为11。 （2）真值表见表所示，因为有4个输入变量，所以 真值表中共有16行，每行对应了一种变量取值组合， 根据题目中的叙述，其中12种变量取值组合不会出 现，所以视为无关项。;（4）画出逻辑电路图;2、二－十进制编码器——键控8421BCD码编码器;（2）真值表;（3）输出表达式;（4）二－十进制编码器逻辑电路图;二、优先编码器;解： （1）约定：4个信息分别用I0、I1、I2、I3表示，信息有效用1表示，无效用0表示；2位代码用A1、A0表示，且对应关系为： I0的编码为00（按A1A0的顺序，以下同）， I1的编码为01，I2的编码为10，I3的编码为11。 I0 、 I1 、 I2 、 I3的优先级依次升高。; ;2、二进制优先编码器集成电路芯片74X148;国标逻辑符号;74X148内部逻辑电路图;真值表; GS为片选信号，是编码器的编码标志，低电平有效。当输入使能端EI为0（有效），编码器处于正常的编码状态时，I0～I7信号输入端至少有一个处于有效时，优先编码器编码状态标志GS为0，处于有效状态，表明编码器处于编码状态，当没有任何输入有效时，GS为1，处于非编码状态。;HPRI/BIN：总限定符 /：表示将输入和输出分开 HPRI：HIGHEST PRIORITY 权位最大的高位输入信号的优先级别最高 BIN：输出为二进制码 引脚名I0~I7，I(INPUT)，引脚号，低电 平有效 0/Z10：0~7内部编号； Z：ZIGZAG，内部连接；表示1内部编 号0与内部编号10连接 V18：V 或 EI=1(无效)时，EO=1(无效) ENα:使能端,α内部编号， 1α,2α,4α：数字表示位权,α表示一种 约束,表明8个输入信号与3个编码输出端 信号的对应关系 输入低电平有效, I0~I7的编码与对应的二 进制数正好相反,所以引脚处有小圆圈;三、集成编码器的应用;真值表;2、组成8421BCD 编码器;补充：集成优先编码器CD4532B;小 节;第五节 常用中规模集成组合逻辑模块  之二 译码器;（一）二进制译码器的定义与功能 二进制译码器又称变量译码器、全译码 器、最小项译码器、唯一地址译码器； 二进制译码器的n个输入