基于FPGA的系统设计与应用01-概述.pptVIP

* * * * 在最初设计规范基础上建立设计，一般以图形工具或者硬件描述语言编码的形式来建立设计，而硬件描述语言在寄存器传送级RTL对设计行为或者逻辑结构进行描述。然后，一般是使用Quartus II软件提供的Mentor Graphics ModelSim-Altera Strater软件或者第三方仿真工具器等工具进行RTL功能仿真。注意，在这一点的仿真只测试逻辑功能。由于并没有基于所选器件资源的实际时序信息，还不知道布线延时，因此，不考虑时序延时。下一步，必须对设计进行综合，针对目标器件转换为逻辑基元。在综合过程中，可以对设计进行优化，以满足规定的容量、性能和时序约束。您可以在Quartus II中进行综合，也可以使用第三方综合工具，例如Mentor Graphics Precision Synthesis、Synplicity Synplify或者Synplify Pro、Synopsys Design Compiler FPGA等。综合结果存储在数据库中，通常称为后综合网表。 不论综合使用哪一种工具，必须采用Quartus II对目标器件中的设计基元进行布局布线，这通常称为适配。Quartus II适配器将综合后的逻辑基元映射到目标器件中的指定位置，建立走线，将这些逻辑连接起来。适配器使用设定的面积、性能、时序和功耗约束来指导这一过程。适配结果是后适配网表。 * 后适配网表被用于完成多项任务。它首先用于在TimeQuest时序分析器中执行静态时序分析，验证适配设计是否满足时序和性能约束。然后，进行门级仿真。该仿真和RTL仿真类似，还考虑了布线延时，以验证编程到目标器件中时，设计能否正常工作。由于RTL仿真和时序分析通常足以对设计进行验证，因此，有些设计人员选择不进行门级仿真。然而，这里还是包含了这一步骤，因为一般认为它是设计流程中必需的一步。 准备将器件放到电路板上时，您可以使用Quartus II软件生成的IBIS和HSPICE模型或者Altera提供的模型来进行电路板级仿真。最后，利用后适配网表来生成编程文件，配置印刷电路板上的目标器件。对器件进行编程和配置后，您可以使用SignalTap II嵌入式逻辑分析器等多种片内调试工具，验证您的设计是否能正常工作。请参考这里链接的在线培训，详细了解器件编程和配置，以及怎样使用SignalTap II逻辑分析器。 正如您所看到的，在Quartus II环境中，从开始到最后，Quartus II软件完全能够灵活有效地建立、优化和验证设计，而不需要任何第三方工具。但是，如果您希望使用其他工具，Quartus II软件能够与这些工具无缝工作。 * * * * * * * * * * * * * 电子技术发展的根基是微电子技术的进步，他表现在大规模集成电路工艺的发展，现在表征半导体工艺水平的线宽已经达到45nm以下，比如说现在的cpu工艺，主流的就是45nm，高一点的有32nm或者更高一点，像i7已经达到了22nm。但是半导体工艺的发展是有极限的，英特尔院士：3nm将成为硅栅极工艺极限 * * * * * * * * * * 8254可编程计数器 * * 按照完成途径来ASIC可分为三种 * * * * * * * 一般地，利用EDA进行电子系统设计的最终目标是完成集成电路ASIC或印刷电路板（PCB）的设计与实现。其中PCB设计指的是电子系统印制电路板的设计，从电路原理图到PCB上原件的布局、布线、阻抗匹配、信号完整性分析及版级方针，到最后的电路板机械加工文件的生成，这些都需要相应的计算机EDA工具软件辅助设计来完成。 * EDA技术的另外一个重要目标是完成ASIC的设计，可以通过三种途径来完成 1、FPGA/CPLD特点是直接面向用户，具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷、开发效率高，成本低上市时间短技术维护简单，工作可靠性好等。是EDA技术有机融合了软硬件电子设计技术、soc和asic设计，以及对中涉及与自动实现最典型的诠释。 2、掩膜（mask）ASIC:可分为门阵列ASIC、标准单元ASIC和全定制ASIC。 门阵列ASIC：门阵列芯片包括预定制的相连的PMOS和Nmos晶体管行。设计中用户借助EDA工具将原理图或者硬件描述语言模型映射成相应的门阵列晶体管配置，创建一个指定金属互联路径文件，从而完成门阵列ASIC开发。Mpga：掩膜可编程门阵列 标准单元ASIC：使用库中不同大小的标准单元来完成ASIC设计。这列芯片一般称为基于单元的集成电路（Cell-Based Integrated Circuits）。在设计者一级，库把包括不同复杂性的逻辑元件：SSI逻辑块、MSI逻辑块、数据通道模块、存储器、ip乃至系统级模块。库中包含每个逻辑单元在硅片