原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
2011瑞萨杯全国大学生电子设计竞赛E题结题报告
2011年全国大学生电子设计竞赛
（题）
【组】
2011年9月日
本题设计一个CycloneIII FPGA芯片为核心，Cyclone III 系列FPGA嵌入高性能的嵌入式IP核(Nios)处理器软核，代替传统DSP芯片或高性能单片机。FPGA能够轻松实现高频数字信号和伪随机信号的产生和准确的信号分析处理。由FPGA内部50MHz时钟通过PLL锁相环电路分频得到10kbps-100 kbps数据率10 kbps为步进的数字信号和数据率10Mbps的2n系列伪随机信号。采用VHDL语言编程，可以清晰描述逻辑设计的结构波形激励VHDL原码调试器FPGA PLL锁相环 IP核 VHDL语言
Abstract: The problem to design a simple digital signal transmission performance analyzer, to Xilinx, Inc. Cyclone III FPGA chip as the core, peripherals necessary auxiliary circuit (including signal modulation, sample and hold, D / A converter and IO modules, etc.). Altera Cyclone III FPGA family based on an embedded high-performance embedded IP core (Nios) soft core processor, instead of the traditional high-performance microcontroller or DSP chip. FPGA can easily achieve high-frequency digital signal and the pseudo-random signal generation and accurate signal analysis and processing. 50MHz clock from the FPGA internal PLL through the PLL circuit by dividing 10kbps-100 kbps data rate in steps of 10 kbps data rate of 10Mbps digital signal and the pseudo-random signal 2n series. Using VHDL language programming, you can clearly describe the logical design of the structure, incentives and the waveform of the original VHDL code debugger makes the system more flexible and rapid commissioning.
Keywords: FPGA PLL phase-locked loop IP core VHDL language
目 录
1.总体方案选择与论证...............................................................................4
1.1方案一论证………………………………………………………..4
1.2方案二论证………………………………………………………..4
2.理论分析与计算………………………………………………………...5
2.1低通滤波器的分析设计…………………………………………..5
2.2加法器和衰减器的分析设计……………………………………..6
2.3伪随机m序列数字信号的产生………………………………….7
2.4信号源发生器设计………………………………………………..8
2.5同步信号的提取设计……………………………………………..8
2.6眼图的显示方法分析……………………………………………..9
3.硬件电路设计…………………………………………………………...10
3.1 FPGA最小系统板………………………………………………...10
3.2低通滤波器电路…………………………………………………..10
3.3信号调理电路……………………………………………………..11
3.4 DAC电路设计………………………………………………….....11
3.5 ADC电路设计………………………………
文档评论（0）