EDA-Verilog_第11章.ppt

11.1 系统任务与系统函数 3．$time与$realtime 4．$finish与$stop reg[7:0] my_mem[0:255];//定义一个256个地址的存储器 initial begin $readmemh(“mem.hex”,my_mem); end //将mem.hex的数据装载到存储器my_mem，从起始地址0 一直装到存储器结束地址。 initial begin $readmemh(“mem.hex”,my_mem,80); end //将mem.hex的数据装载到存储器my_mem，从起始地址80 一直装到存储器结束地址。 11.3.1 时间标尺定义’timescale 11.3.2 延时的表示与延时说明块 例： not #4 gate1(out,in); //延时时间为4的非门 and#(5,7) gate2(out,a,b) //与门的上升延时为5，下降 延时为7 or # 5 gate3(out,a,b) //或门的上升、下降延时都为5 bufif0 #（3,4,6）gate（out,in，enable） //三态门的上升时延为3，下降时延为4，高阻时延为6 assign#(50) out=a+b; //a或b发生变化，到out发生变化 的时间为50 例：module delay（out,a,b,c）; input a,b,c; output out; and a1(n1,a,b); or o1(out,c,n1); specify (a=out)=2; (b=out)=3; (c=out)=1; endspecify endmodule 11.4.1 测试平台（Test Banch） 11.4.1 测试平台（Test Banch） 2. 仿真测试程序的特点及要求 ◆测试模块只有模块名字，没有端口列表； ◆输入信号（激励信号）必须定义为reg型，以保持信 号值；输出信号（显示信号）必须定义为wire型； ◆在测试模块中调用被测试模块，在调用时，应注意 端口排列的顺序与模块定义时一致； ◆一般用initial、always过程块来定义激励信号波 形; 使用系统任务和系统函数来定义输出显示格式； ◆在激励信号的定义中，可使用如下一些控制语句： if-else，for，forever，case，while，repeat， wait，disable，force，release，begin-end， fork-join等，这些控制语句一般只用在always、 initial、function、task等过程块中。 11.4.1 测试平台（Test Bench） 激励波形的产生 例11.14 用always语句产生时钟波形 习 题 测试程序的一般结构 数据类型说明 //激励信号 reg型 //输出显示信号 wire型 interger parameter 调用被测试模块 激励信号定义 （always、initial等） 显示格式定义 （$monitor等） module 仿真模块名//无端口列表 激励波形的产生 例11.13 用initial语句产生激励波形 `timescale 1ns/1ns module wytest; reg a,b,c; initial begin a=0;b=1;c=0; #100 c=1; #100 a=1;b=0; #100 a=0; #100 c=0; #100 $finish; end initial $monitor($time,,,a=%d b=%d c=%d,a,b,c); endmodule `timescale 1ns/1ns module wytest; reg clk; parameter CYCLE=100; always #(CYCLE/2) clk=~clk; initial clk=1; endmodule 11.4.2 组合电路的仿真 `timescale 10ns/1ns module mult