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第三章 组合逻辑电路 74LS42的符号图和管脚图该译码器有A0～A3四个输入端, Y0～Y9共10个输出端, 简称4线-10线译码器 在8421BCD码中，代码1010-1111六种取值没用使用，称为伪码，设计时化简Y0-Y9逻辑表达式时可以当做约束项处理。 74LS42采用拒绝伪码的处理方式，即对伪码，电路输出均为无效状态。 1 ≥1 Y0 D7 D4 D3 D0 74LS153 D20 D10 D23 S2 D13 S1 Y2 Y1 A1 A0 1 ≥1 Y1 D15 D12 D11 D8 74LS153 D20 D10 D23 S2 D13 S1 Y2 Y1 A1 A0 1 ≥1 Y2 D23 D20 D19 D16 74LS153 D20 D10 D23 S2 D13 S1 Y2 Y1 A1 A0 1 ≥1 Y3 D32 D28 D27 D24 74LS153 D20 D10 D23 S2 D13 S1 Y2 Y1 A1 A0 74LS153 D2 D0 D3 D1 S1 Y1 A0 A1 Y A4 A3 A2 A1 A0 数据选择器和分配器 数据分配器 将 1 路输入数据，根据需要分别传送到 m 个输出端 一、1 路-4 路数据分配器 数据 输入 数据输出 选择控制 0 0 0 1 1 0 1 1 D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D Y0 Y1 Y2 Y3 1 A1 1 A1 D D A0 1 路-4 路 数据分配器 Y0 Y3 Y1 Y2 A1 真 值 表 函 数 式 逻辑图 二、集成数据分配器 用 3 线-8 线译码器可实现 1 路-8 路数据分配器 数据输出 S1 — 数据输入（D） 地址码 数据输入 (任选一路) S2 — 数据输入（D） 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 数据分配器 用 MSI 实现组合逻辑函数 用数据选择器实现组合逻辑函数 一、基本原理和步骤 1. 原理： 选择器输出为标准与或式，含地址变量的 全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。 4 选 1 8 选 1 +5V Y3 Y2 Y1 Y0 0 9 1 0 0 1 9 0 0 0 1 8 1 1 1 0 7 0 1 1 0 6 1 0 1 0 5 0 0 1 0 4 1 1 0 0 3 0 1 0 0 2 1 0 0 0 1 0 0 0 0 0 Y0 Y1 Y2 Y3 输出 键号 编码器和译码器 一、二进制编码器 用 n 位二进制代码对 N = 2n 个信号进行编码的电路 3 位二进制编码器(8 线- 3 线) 编码表 函数式 Y2 = I4 + I5 + I6 + I7 Y1 = I2 + I3+ I6 + I7 Y0 = I1 + I3+ I5 + I7 输 入 输 出 I0 ? I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。 输 入 输 出 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 3 位 二进制 编码器 I0 I1 I6 I7 Y2 Y1 Y0 I2 I4 I5 I3 编码器和译码器 函数式 逻辑图 — 用或门实现 — 用与非门实现 Y2 Y1 Y0 ≥1 ≥1 ≥1 I7 I6 I5 I4 I3I2 I1I0 Y2 Y1 Y0 编码器和译码器 优先编码： 允许几个信号同时输入，但只对优先级别最高 的进行编码。优先顺序：I7 ? I0 编码表 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 ? 0 1 0 0 0