模块化硬件与进程模型精品.ppt

电子科技大学 对于敏感信号 一个模块，并非所有的输入都必须作为敏感信号，只有引起硬件动作的信号才必须作为敏感信号。 电子科技大学 对于敏感信号 将所有的输入信号放入进程的敏感信号表中，在逻辑上并没有什么错误，但是会引起进程调度频繁而导致仿真效率降低(cpu负担太重)。 事情结束了吗？ U1 U2 a b c 假设u1和u2都是“直连逻辑”(在数字逻辑设计中，叫做 缓冲器元件)，则它们的进程描述(用c语言)如为： /*敏感信号量 为(a) */ Void functU1() { b = a; } /* 敏感信号量 为(b) */ Void functU2() { c = b; } 很显然，当a 的值发生变化 时，会激活两 个仿真子周期， functU1和functU2 依次得到调度， 从而a的值得能够 可靠地传播到c。 用另外的方式建立敏感信号表，这里省略。 事情结束了吗？ U1 U2 a b c 假设u1和u2都是“直连逻辑”(在数字逻辑设计中，叫做 缓冲器元件)，则它们的进程描述(用VHDL语言)如为： Process(a) Begin b = a; End process; Process(b) Begin c = b; End process; 很显然，当a 的值发生变化 时，会激活两 个仿真子周期， functU1和functU2 依次得到调度， 从而a的值得能够 可靠地传播到c。 尝试加上时钟变成时序电路 U1 U2 a b c clk Void functU1() { if(rising_edge(clk)) b = a; } C语言描述的进程如下： Void functU2() { if(rising_edge(clk)) c = b; } 注意这两个进程 的敏感信号量都 是clk。 尝试加上时钟变成时序电路 U1 U2 a b c clk Void functU1() { if(rising_edge(clk)) b = a; } C语言描述的进程如下： Void functU2() { if(rising_edge(clk)) c = b; } 当clk发生变化时，这两个 进程会被激活，并且依次 在一个子仿真周期内被调 度。 尝试加上时钟变成时序电路 U1 U2 a b c clk Void functU1() { if(rising_edge(clk)) b = a; } C语言描述的进程如下： Void functU2() { if(rising_edge(clk)) c = b; } 如果首先调度functU2，再 调度functU1 ，则仿真结 果能够符合实际的硬件行 为。 尝试加上时钟变成时序电路 U1 U2 a b c clk Void functU1() { if(rising_edge(clk)) b = a; } C语言描述的进程如下： Void functU2() { if(rising_edge(clk)) c = b; } 而如果首先调度functU1， 再调度functU2，则仿真 结果与实际的硬件行为 不符！ 电子科技大学 问题 我们发现，调度顺序的不同，会导致截然不同的仿真结果； 以下是这个问题的另外一种形式的表述…… 电子科技大学 U3 U1 U2 a b c /* 敏感信号量 为(a, b)*/ functU3() { b = a; c = b; } 显然，两种 方式中，a的 值都能够可 靠地传输到c。 将u1和u2合并成新的元件u3，并且只用一个进程函数描述 /* 敏感信号量 为(a, b) */ functU3() { c = b; b = a; } 元件合并 方式1： 方式2： 电子科技大学 U3 U1 U2 a b c /* 敏感信号量 为(a