半导体集成电路第3章下.ppt

半导体集成电路 南京理工大学电光学院 第三章 晶体管-晶体管逻辑（TTL）电路 六管单元TTL与非门 STTL和LSTTL电路 TTL门电路逻辑扩展 简化逻辑门 六管TTL单元与非门 T1进行“与”运算 T2是双向管，从集电极输出Vi的与非信号，从射极输出Vi的与信号。 T3,T4是达林顿管，接成射极跟随器，起高电平输出驱动作用。 T5做低电平输出驱动作用（与T3,T4形成推挽输出） T6,R6,Rc是有源泄放网络。 六管单元TTL与非门 当输入都是高电平时，各管基极电位 各点电位和电流 当输入端至少有一个为低电平时， 六管TTL与非门的瞬态特性 等效电路 延迟时间 对应Vi上跳到T5开始导通的时间。 主要是T2电流上升过程，及C1,C3充电过程。 要减少延迟时间，就要减少C1,C3，增加T2频率，减小R1,R2。并且设计时使延迟时间内，T6截止，全部Ie2用来对C3充电。 下降时间 对应于T5开始导通到进入饱和所需时间。 主要取决于： T5的基极驱动电流I5 T5的集电极负载 存储时间 对应于Vi下跳到T5开始脱离饱和的时间 T2的退饱和过程，相对于T5很快，可以忽略不计。 T5的退饱和过程，T4，T5可以同时导通，使大电流灌注T5，大大加快了超量存储电荷的复合。 上升时间 对应于T5从刚脱离饱和到截止所需时间。 要减少上升时间，需要提高fT5，减小C3，在上升开始时，T6仍处于饱和或导通态。 肖特基二极管的抗饱和作用 正向压降低 开关时间短 反向击穿电压高 STTL电路 可能工作在饱和状态下的晶体管T1、T2、T3、T5都用带有肖特基势垒二极管（SBD）的三极管代替，以限制其饱和深度，提高工作速度 有效克服漏电流 减小了寄生PNP效应 不利影响 低电平输出Vol升高，使低电平抗干扰能力下降。 SBD漏电流增大。 集电结电容增大。 成本较高。 LSTTL电路 输入级由SBD构成 输出级，R4改接输出端，减少静态功耗。为了弥补速度损失，加上D5。 各电阻阻值增大以降低功耗。 TTL门电路逻辑扩展 其他逻辑门：非门、与门、或非门和与或非门、或门、异或门 以上所有门又可以分为基本门、OC门与三态门 输出管集电极开路门(OC门) 为解决“线与”问题，将TTL门的有源负载去掉，就成为OC门 TTL OC与非门(SN74SO3) 三态逻辑(TSL)门 除了有高电平输出和低电平输出外，还有第三种状态——禁止态（高阻态）相当于悬空。所以允许把多个三态门的输出端连在一条公共母线(BUS)上，使总线结构分时多路通信得以实现。 典型LS三态输出控制门 G=0时，D3,D4导通，电路被封死，输出高阻态。当G=1时，D3,D4截止，控制门对电路无影响。 TTL三态与非门 简化逻辑门 何处需要简化逻辑门？——内部门。内部门允许负载小、噪声容限小。 如何简化？不需高电平输出管（达林顿管）和低电平输出管T5，而直接将分相管T2兼做输出级。 单管逻辑门 单管禁止门、简化异或非门、简化异或门 单管禁止门： 简化异或非门 简化异或门及发射极并联 串接与非门 多发射极的单管禁止门，相当于两级与非门串联。 串接与非门逻辑扩展 第一级集电极与第二级基极串接 第一级集电极和第二级发射极串接： 两级集电极并联，相当于两个串接与非门“线与”。 两个串接与非门集电极-基极串接后再线与： 单管逻辑门直流运用特点及级联问题 抢电流现象 单管逻辑门：Vb1=Ve0+Vbe 几个单管逻辑门基极并联：Vc1=(Vbe+Ve2)min 若各管Vbe+Ve2不同，会发生抢电流现象，导致 逻辑错误。 加上隔离门后，逻辑关系没变，但避免了抢电流现象和逻辑错误。 单管门和其他TTL门并接输入 带隔离门的单管门 六管单元TTL与非门 STTL和LSTTL电路 TTL门电路逻辑扩展 简化逻辑门 * * * * A B C R1 R2 VCC VO B1 B2 T1 T2 两管单元TTL与非门 电路抗干扰能力小 电路输出端负载能力弱 IB2小，导通延迟较大 四管单元TTL与非门 T2管的引入提高了抗干扰能力 有源负载的引入提高了电路的负载能力 A B C R1 R2 VCC VO B1 B2 T1 T2 T5 * * A B C R1 R2 VCC VO B1 B2 T1 T2 T5 R5 T3 R1 R2 VCC VO B1 B2 T1 T2 T5 R5 T4 A B T3 T3、T4管构成达林顿管，T4管不会进入饱和区 反向时T4管的基极有泄放电阻，使电路的平均 延迟时间下降 四管单元TTL与非门 五管单元TTL与非门 * * 返回 改进型TTL与非门 ? 增加有源泄放电路 1、提高工作速度 由T6、Rb和Rc构成的有源泄放电路来代替T2射极电阻R3 减少了电路的开启时