FPGA开发及设计.ppt

FPGA开发及设计;FPGA;FPGA基本设计流程 利用EDA开发软件和编程工具对FPGA进行开发。 一般设计流程是： 电路设计 程序设计 功能仿真 综合优化、布局布线 时序仿真 芯片编程与调试;电路设计 对需要实现的功能进行分析，把系统分成若干个基本单元，每个部分实现各自的功能，联合起来实现整个系统 程序设计 可用硬件描述语言（verilog HDL）或原理图输入（.bdf）的方法 功能仿真 前仿真，验证用户设计的电路的逻辑功能，没有延迟信息（Modelsim）;综合、布局布线 综合是指将设计编译成由与门、或门、触发器等基本逻辑单元组成的逻辑连接网表；布局布线将逻辑网表映射到FPGA芯片上，形成真实的门级电路 时序仿真 后仿真，加入布局布线后的延时信息，验证设计功能及时序是否正确 芯片编程及调试 下载程序到芯片，运行调试。逻辑分析仪式FPGA设计的主要调试工具，如Xilinx ISE中的ChipScope、Altera Quartus II的SignalTap。 ;Quartus II Quartus II是Altera公司设计的集合综合、布线、仿真和编程功能的软件，并且Quartus II集成了SOPC开发环境，和多种调试分析工具。 Quartus II工具： 文本编辑器 综合器（Analysis Synthesis） 布线工具(Fitter) 时序分析工具(Timing Analyzer) 模块设计工具（Logic Lock） 仿真工具（Simulator） 调试工具(signaltap II） 编程工具（Programmer） ;Quartus软件使用--新工程的建立 新建工程;指定工程路径;选择器件;工程建好后对器件的修改;;需要对器件的管脚属性设置：没用到的管脚要设为输入三态；;新建程序文件;添加已有的程序文件;;设置顶层模块;;全编译：综合、布局布线、时序分析;设置时序分析的形式：timequest 或classic timing;时序报告分析 如果有不达到时序要求的路径，需要优化程序;仿真：功能仿真、时序仿真;添加仿真要观察的信号;添加仿真要观察的信号;设置仿真时间;设置信号数据显示形式，画出仿真需要的输入信号 ;打开仿真工具;选择功能仿真或时序仿真，添加波形文件（.vwf）;功能仿真需要生成网表;时序仿真不需要生成网表，仿真会添加延时信息;IP核添加 ;选择要新建IP核或者对已有的IP核进行修改;IP核???加 ;配置IP核相关参数;IP核对应生成文件;模块调用--Verilog形式;管脚配置;设置管脚位置及电平标准;BDF文件;选择要在BDF文件中调用的模块，生成图形文件;在新建的BDF文件中双击添加需要模块;管脚添加 ;模块连接;设置为顶层文件;SignalTap，逻辑分析仪，在线调试，反应最真实的程序运行结果;要在综合后才能添加要观察的信号，加完要全编译;设置采样时钟、采样深度，并可设置触发的时刻等;添加需要观察的信号，signaltap界面会显示采样这些数据需要多少存储单元;采样数据的触发条件设置;程序下载 Sof文件下载：可通过signaltap下载，也可以在programmer下载;jic文件下载： .sof文件下载到FPGA后，掉电会丢失；.jic文件的下载是通过FPGA将程序文件下载到外围flash（掉电不丢失数据），FPGA上电会自动加载程序。 Quartus在编译程序后会自动生产.sof文件，.jic的生成需要手动转换文件。;jic文件生成： Quartus提供文件转换器，可转换不同格式的文件;jic文件生成： 需要指定flash器件及FPGA型号，选定要转换的sof文件;ModelSim Modelsim仿真工具是由Model技术公司开发的目前业界最通用的仿真器之一，它支持Verilog和VHDL混合仿真，仿真精度高，仿真速度快。 ModelSim仿真工具的版本非常多，与Altera相关的主要由Modelsim-Altera(AE)、Modelsim PE和Modelsim SE版本等。 ;testbench文件生成： ;设置ModelSim启动路径 第一次使用ModelSim时需要设置QuartusII与ModelSim的连接路径，在Tools－Options－General－EDA Tool Options,MoelSim那一项设置路径。 ;设置ModelSim作为仿真工具： ;点击Test Benches跳出下面框图： ;设置文件路径，按照以下步骤设置后点击【OK】： ;编译工程(testbench不可设为顶层)，启动ModelS