MOS管数字集成电路子系统设计课件.ppt

图6.1.1 四位数据选择器;图6.1.2 四位数据选择器的一级分层结构;图6.1.3 四位数据选择器逻辑电路结构;图6.1.4 四位数据选择器两级分层结构;（b）逻辑电路;6.2 加法器;6.2.1 半加器和全加器;1．半加器; 根据半加器的逻辑功能表，可以得到表示半加器输出Si和Ci+1与输入Ai和Bi关系的逻辑函数式（6.2.1）式，;2．全加器;图6.2.3 全加器符号;图6.2.5 全加器内部逻辑电路;6.2.2 串行数据加法器;6.2.3 并行数据加法器;图6.2.9 四位串行进位加法器;2．超前进位加法器;（6.2.4）;设;图6.2.13 超前进位发生器;（2）应用 设计具有Pi和Gi输出的全加器，如图6.2.14所示。;图 6.2.15四位超前进位加法器;6.3 乘法器;图6.3.1 乘法运算;6.3.1 简单乘法器; 被乘数移位寄存器组F由七个移位寄存器构成，分别称为F0、F1、F2、F3、F4、F5和F6，如图6.3.3（a）所示。乘数移位寄存器组L由四个寄存器构成，分别称为L0、L1、L2和L3，如图6.3.4（b）所示。对于被乘数移位寄存器组和乘数移位寄存器组，如果没有数据移进其中某个移位寄存器时，该移位寄存器被置为0。;（a）七个被乘数移位寄存器; 与门组共由七个与门组成，每一个与门实现两个一位二进制数相乘运算，如图6.3.4所示。;图6.3.5 第一个时钟信号时的输入移位寄存器状态;（a）被乘数寄存器组状态;（a）相加运算;（a）被乘数寄存器组状态;（a）相加运算;（a）被乘数寄存器组状态;（a）相加运算;6.3.2 并行乘法器;6.3.3 快速乘法器;6.4 存储器;6.4.1 ROM;地址 译码器;图6.4.2 8×3位ROM的结构;6.4.2 RAM;图6.4.6 六管SRAM简化电路;图6.4.7 六管SRAM保持数据;2．三管DRAM;3．单管DRAM存储单元