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VHDLVHDL语言的基本概念语言的基本概念
第四章
第四章
VHDL語言的基本概念
VHDL語言的基本概念
VHDL數位電路設計實務教本第二版
陳慶逸 Chen Ching-Yi 2002
f1083@mail.ccmtc.edu.tw
1
Intro. to VHDL
VHDL
»Very High Speed Integrated Circuit (VHSIC)
Hardware Description Language
»Developed by TI, IBM, Intermetrics in 1983
»IEEE Std 1076-1987 and 1993
VHDL is a Hardware Description Language,
not a programming language.
2
Example
entity name
a
AND_2 Y
b
entity and_2 is The Entity describes
port (a, b: in std_logic; the inputs and outputs
Y : out std_logic);
end and_2;
architecture dataflow of and_2 is
begin The Architecture
Y=a and b; describes the box
end dataflow;
3
VHDL Entity
•ENTITY用來宣告電路的外部包裝，也就是設計體的介面
•ENTITY的描述以「Entity...IS...End」來表示
ENTITY DFF is D Q
PORT(CLK,D: IN STD_LOGIC;
Q: OUTSTD_LOGIC );
END DFF; CLK
ENTITY NAND2 is
A
PORT(A,B: IN bit; Y
F
Y : OUT bit ); B
END NAND2; 4
Modes
In port
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