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EDA技术——基于VHDL语言 主讲教师：许 钢 2005. 2 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 第5讲 VHDL顺序语句 　　顺序描述语句只能出现在进程（Process）或子程序中，它定义进程或子程序所执行的算法。顺序描述语句按这些语句在进程或子程序中出现的顺序执行，这一点与高级语言类似。 　　VHDL中常用的顺序描述语句包括：信号和变量赋值、Wait、If、Case、Loop、Next、Exit、断言语句、过程调用语句、空语句等。 　　所有的顺序描述语句都只能在进程(process)中使用，进程内是顺序执行，进程与进程之间是并发的，有点类似于计算机操作系统中“进程”的概念。 进程 （Process） 　Process语句的格式： 　[进程名]：Process（敏感信号列表） 　Begin 　　　顺序描述语句； 　End Process; 　Process语句从Process开始，到End Process结束，进程名可以省略。 　功能相对独立的模块可以用一个进程来描述。 进程 （Process） 　Process语句的格式： 例1： 　　Entity mux2 Is 　　　 Port (a,b: In std_logic; 　　　　　　　　 s：In std_logic; 　　　　　　　　 f：Out std_logic); 　　End mux2； 　　Architecture behavior Of mux2 Is 　　Begin 　　　　mux2:Process(a,b,s) 　　　　Begin 　　　　　　　If (s=‘0’) Then f=a; 　　　　　　　Else f=b; 　　　　　　　End If; 　　　　End Process; 　　End behavior; 进程 （Process） 　Process的启动和敏感信号列表： 　　进程在仿真运行中，总是处于两个状态之一：执行或挂起。 　　初始启动时，进程处于执行状态，进程中的顺序语句从前向后逐句执行一遍，即从Process执行到End Process之前。当最后一条语句执行完后，返回到进程开始的Process语句，进程处于挂起状态。此时，只要该进程的敏感信号列表中任何一个信号发生变化(即信号的值发生变化，如从“1”变到“0”或从“0”变到“1”)，进程又再次处于执行状态。然后，再挂起，再执行，一直循环下去，直到仿真结束。 　　从硬件方面来看，一个Process相当于一个电路模块，它的敏感信号列表指明了所有能引起该电路模块状态发生改变的信号。 　　例1中mux2进程的敏感信号列表是(a，b，s)，三个信号中的任何一个发生变化，都引起进程重新执行。从硬件特性来看，二选一电路的a，b，s输入的变化都可能引起输出发生变化。 进程 （Process） 　Process的启动和敏感信号列表： 　　敏感信号列表对于进程至关重要，它是进程描述的一个重要组成部分。一般来说，如果描述的是组合电路模块，那么敏感信号列表必须包括所有的输入信号；否则，在综合时会出错，在仿真时将导致一个错误的结果。如果描述的是时序电路模块，那么敏感信号列表只需要包括时钟信号和异步清零／置位信号。因为，触发器的输出只在时钟上升／下降沿才会改变。 　　在一个结构体里可以有多个Process语句，这些Process之间可以通过一些信号相互联系。在一个Process的执行中，某个信号的值发生改变，它会导致另一个(或几个)进程的重新执行，如此构成所有进程的反复执行。 进程 （Process）中的顺序语句 1.　信号和变量的赋值： 信号的赋值语句格式： 　　目标信号名=表达式; 例2： 　　c=‘1’; 　　q=“010010”;　q(1)=‘1’;　q(3 downto 1)=“001”; 　　a=b; 　　s=a xor b;