EDA试验报告.docVIP

EDA 电 子 设 计 实 验 报 告 学院： 班级： 学号： 学生姓名： 指导教师： 实验二 Verilog HDL简单门电路的实现 实验内容： 参考相关资料，编写半加器、全加器、或非门、译码器的Verilog HDL程序，并实现其仿真； 半加器 module add_h(a,b,sum,cout); input a,b; output sum,cout; and(cout,a,b); xor(sum,a,b); endmodule 2、全加器 Module add_fu(a,b,cin,sum,cout); Input a,b,cin; Output sum,cout; Assign {cout,sum}=a+b+cin; endmodule 3、或非门 module(a,b,out); input a,b; output out; reg out; always@(