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EDA 电 子 设 计 实 验 报 告 学院： 班级： 学号： 学生姓名： 指导教师： 实验二 Verilog HDL简单门电路的实现 实验内容： 参考相关资料，编写半加器、全加器、或非门、译码器的Verilog HDL程序，并实现其仿真； 半加器 module add_h(a,b,sum,cout); input a,b; output sum,cout; and(cout,a,b); xor(sum,a,b); endmodule 2、全加器 Module add_fu(a,b,cin,sum,cout); Input a,b,cin; Output sum,cout; Assign {cout,sum}=a+b+cin; endmodule 3、或非门 module(a,b,out); input a,b; output out; reg out; always@(a,b) begin case({a,b}) 2b00: out=1b0; 2b01:out=1b1; 2b10:out=1b1; 2b11:out=1b1; default: out=1b0; endcase; endendmodule 4、译码器的Verilog HDL程序： module?decoder_38(out,key_in);?? output[7:0]?out;?????//3?8译码器输出有8钟状态，所以要8个LED灯。???????????????????? ??//如果没有8个LED灯也没有关系，只是有的状态就看不到了 ?input[2:0]?key_in;???//(1?2?3)key1?key2?key3?作为数据输入 reg[7:0]?out;? always?@(key_in)?? begin? case(key_in)????????????????????????? 3d0:?out=8??//LED作为状态显示,低电平有效? 3d1:?out=8? 3d2:?out=8? 3d3:?out=8? 3d4:?out=8? 3d5:?out=8? 3d6:?out=8? 3d7:?out=8?? endcase?? end?? endmodule 6、BCD 码—七段数码管显示译码 module decode4_7(decodeout,indec); output[6:0] decodeout; input[3:0] indec; reg[6:0] decodeout; always @(indec) begin case(indec) //用case 语句进行译码 4d0:decodeout=7b1111110; 4d1:decodeout=7b0110000; 4d2:decodeout=7b1101101; 4d3:decodeout=7b1111001; 4d4:decodeout=7b0110011; 4d5:decodeout=7b1011011; 4d6:decodeout=7b1011111; 4d7:decodeout=7b1110000; 4d8:decodeout=7b1111111; 4d9:decodeout=7b1111011; default: decodeout=7bx; endcase end Endmodule 仿真： 实验三 组合逻辑电路的Verilog HDL实现 实验内容： 1：参考相关资料，编写BCD-七段显示译码器、数据选择器、数据分配器、数字比较器的Verilog HDL程序，并实现其仿真； 2：在实验箱上设计八位七段数码管动态显示电路 1、BCD-七段显示译码器 module?LED7(IN,led7);? input?[3:0]?IN;???//定义LED7的4位数据输入端口? output?[6:0]?led7;//?定义LED7的7位数据输出端口? reg[6:0]?