cpld第7讲.pptVIP

CPLD技术基础 ——基于QuartusⅡ的FPGA/CPLD设计 1、RS触发器 功能描述: r为清零端，s为置数端，q和qn为输出端，qn为q取反。 1、 RS触发器 真值表： 1、 RS触发器 代码（1） ： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; ENTITY test22 IS PORT ( r,s : IN std_logic; q,qn: OUT std_logic); END test22; 1、 RS触发器 代码（2）： ARCHITECTURE one OF test22 IS signal q_temp,qn_temp:std_logic; begin PROCESS(r,s,q_temp,qn_temp) begin if r=0 and s=1 then q_temp=0;qn_temp=1; elsif r=1 and s=0 then q_temp=1;qn_temp=0; elsif r=1 and s=1 then q_temp=q_temp;qn_temp=qn_temp; elsif r=0 and s=0 then null; end if; end process; q=q_temp;qn=qn_temp; end one; 2、 JK触发器 功能描述： 异步置位/复位控制端口的上升沿JK触发器，r为清零端，s为置数端，cp为时钟信号输入端，j和k为信号输入端，q和qn为输出端，qn为q取反。 2、 JK触发器 真值表： 2、 JK触发器 代码（1）： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test23 IS PORT ( j,k,r,s,cp : IN std_logic; q,qn : OUT std_logic); END test23; ARCHITECTURE one OF test23 IS signal q_temp,qn_temp:std_logic; BEGIN PROCESS(j,k,r,s,cp,q_temp,qn_temp) BEGIN 2、 JK触发器 代码（2）： if r=0 and s=1 then q_temp=0;qn_temp=1; elsif r=1 and s=0 then q_temp=1;qn_temp=0; elsif r=0 and s=0 then null; elsif cpevent and cp=1 then if j=0 and k=1 then q_temp=0;qn_temp=1; elsif j=1 and k=0 then q_temp=1;qn_temp=0; elsif j=1 and k=1 then q_temp=not q_temp;qn_temp=not qn_temp; elsif j=0 and k=0 then q_temp=q_temp;qn_temp=qn_temp; end if; end if; end process; q=q_temp;qn=qn_temp; end one; 3、 D触发器 功能描述： 上升沿触发D触发器，r为清零端，s为置数端，cp为时钟信号输入端，d为信号输入端，q和qn为输出端，qn为q取反。 3、 D触发器 真值表： 3、 D触发器 代码（1）： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test24 IS PORT ( d,r,s,cp : IN std_logic; q,qn : OUT std_logic); END test24; ARCHITECTURE one OF test24 IS signal q_temp,qn_temp:std_logic; BEGIN 3、 D触发器 代码（2）： PROCESS(d,r,s,cp,q_temp,qn_temp) BEGIN if r=0 and s=1 then q_temp=0;qn_temp=1; elsif r=1 and s=0 then q_temp=1;qn_temp=0; elsif r=0 and s=0 then null; elsif cpevent and cp=1 then q_temp=d;qn_temp=not d; end if; end