明德扬点拨FPGA高手进阶 第五章 verilog快速掌握 5.6 设计规范24.pdfVIP

5.6 设计规范 5.6.1 1 个always1 个信号 always@(posedge clk or negedge rst_n) begin if(rst_n 1’b0)begin b = 1’b0; a = 1’b0; else begin b = 1’b1; a = b; end end 通常的 verilog 代码，一个 always 里面会设计多个信号，例如上图，这个 always 语句同时设计了 a 和 b 两个信号。明德扬建议一个 always 只设计一个信号，例如上面 代码应该改为以下代码。 always@(posedge clk or negedge rst_n) begin if(rst_n 1’b0)begin b = 1’b0; else begin b = 1’b1; end end always@(posedge clk or negedge rst_n) begin if(rst_n 1’b0)begin a = 1’b0; else begin a = b; end end 上面两段代码，其综合出来的电路是完全一样