第8讲 半导体存储器.pptVIP

第8讲 半导体存储器 半导体存储器由存储体、地址寄存器、地址译码驱动电路、读/写控制逻辑、数据寄存器、读/写驱动器等六个部分组成，通过系统数据总线、地址总线和控制总线与CPU相连，如图所示。 存储体是存储器的核心，是存储单元的集合体。每个存储单元又由若干个基本存储电路（或称存储元、记忆单元）组成，按记忆单元在运行中能否长时间保存信息分为静态存储器（SRAM）和动态存储器（DRAM）。 为了维持MOS型动态记忆单元存储的信息，每隔一定时间必须对存储体中的所有记忆单元的栅极电容补充电荷，这个过程就是刷新。 从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一时间间隔称为刷新周期。 动态半导体存储器的特点是（　）。 　A.在工作中存储器内容会产生变化 　B.每次读出后，需要根据原存内容重新写入一遍 　C.每隔一定时间，需要根据原存内容重新写入一遍 　D.在工作中需要动态地改变访存地址 有静态RAM与动态RAM可供选择，在构成大容量主存时，一般就选择（　 　　）。 高速缓冲存储器 Cache 一般采取（　）。 　　A.随机存取方式　　 B.顺序存取方式 　　C.半顺序存取方式　　D.只读不写方式 地址译码器 地址译码电路能把地址线送来的地址信号转换成输出端的高电位，以便选择所要访问的存储单元。 地址译码有两种方式：一种是单译码方式，适用于小容量存储器；另一种是双译码方式，适用于大容量存储器。 单译码结构 也称字结构，地址译码器只有一个，译码器的输出叫字选线，而字选线选择某个字(某存储单元)的所有位。 双译码结构 又称重合法，所对应的存储器是位结构的。可以减少选择线的数目。地址译码器分成X向和Y向两个译码器。若每一方向有n/2个输入端，它可以译出2n/2个输出状态，那么两个译码器交叉译码的结果，共可译出2n/2×2n/2=2n个输出状态，其中n为地址输入线的数目。但此时译码输出线却只有2×2n/2根。例如n=12，双译码输出状态为212=4096个，而译码线仅只有2×26=128根。 （2）双译码方式 片选与读写控制电路 存储校验线路 主存一般采用海明校验码纠正数据出错。 二、 存储器与 CPU 的连接 连接方法 低位地址线、数据线、电源线（不要求）直接相连 高位地址线 全译码方式－－高位地址线经译码后产生片选信号CS#； 线译码方式－－除片内寻址外的高位地址线直接分别连至各个芯片的片选端CS#。 控制总线组合形成读/写控制线WE#或WE#/OE# Cache是为提高存储器带宽而在主存储器和CPU之间增加的存储器，目的是用来存储使用频繁的数据和指令，存取方式应与主存储器相同，均为随机存取方式。 栅极给高电平，导通；否则截止。 工作：字线加高电平，T5、T6导通，选中该单元。若写入，在W#和W上分别加高、低电平，写1/0。读出时，根据W#和W上有无电流，读出1/0。 分析： 1）保持信息：不打扰，不送地址选通信号 2）读出：送地址，发读命令 3）写入：送地址，送数据发写命令 字线（Z）连接地址线 位线（W）连接数据线 MOS英文全称为Metal-Oxide-Semiconductor即金属-氧化物-半导体 存储机理：依靠MOS电路中栅板电容来存储信息 电容上有电荷，存”1“ 电容上无电荷，存”0“ 动态存储器，是用金属氧化物半导体（MOS）的单个MOS管来存储一个二进制位（bit）信息的。信息被存储在MOS管T的源极的寄生电容CS中，例如，用CS中存储有电荷表示1，无电荷表示0。 线选就是用低位地址进行每片内的存储单元寻址，用高位地址线作为各片的片选信号线。线选法地址不连续，仅适合于由1-2片芯片组成的小容量存储器。 部分译码法即用片内寻址外的高位地址的一部分来译码产生片选信号，会出现地址重叠。 全译码法将片内寻址外的全部高位地址线作为地址译码器的输入，其地址是连续的并且是唯一的。 1．存储体 　　存储体是存储器的核心，是存储单元的集合体。它由若干个存储单元组成，每个存储单元又由若干个基本存储电路（或称存储元）组成，每个存储单元可存放一位二进制数。通常，一个存储单元为一个字节，存放8位二进制数，即以字节形式来组织。为了区分不同的存储单元和便于读/写操作，每个存储单元有一个地址（称为存储单元地址），CPU访问时按地址访问。为了减少存储器芯片的封装引脚数和简化译码器结构，存储体总是按照二维矩阵的形式来排列存储单元电路。存储体内基本存储单元的排列结构通常有两种方式：一种是“多字一位”结构（简称位结构），即将多个存储单元的同一位排在一起，其容量表示成N字×1位。例如，1K×1位、4K×1位等。另一种排列是“多字多位”结构（简称字结构），即将一