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SF-EP1C FPGA 开发板实验说明 PLL 配置详细说明 PLL 的配置需求 假定设计者已经新建了一个工程，然后需要配置一个 PLL。该 PLL 的输入时钟为 FPGA 外部的 25MHz 晶振，希望得到一个 50MHz（输入时钟的 2 倍频）的系统时钟供 FPGA 内部使 用。该 PLL的输入输出接口如表 1所示。 表 1 PLL 的接口定义 信号名 方向 功能描述 inclk0 input PLL 输入时钟 areset input PLL 复位信号，高电平有效 c0 output PLL 输出时钟 locked output 该信号用于指示 PLL 处理后的时钟已经稳定输出，高有效 PLL 的配置步骤 ① 如图 1 所示，在 Quartus II 的菜单栏选择“Tools—MegaWizard Plug-In Manager…”。 图 1 选择 MegaWizard ② 如图 2 所示，使用默认选项“Create a new custom megafunction variation”, SF-EP1C FPGA 开发板实验说明 点击“Next”。 图 2 新建 megagunction ③ 如图3 所示，进行以下配置： 在“Select a megafunction from the list below”窗口内打开“I/O”下拉框， 选择“ALTPLL”。 在“Which type of output file do you wangt to create?”下选择“Verilog HDL”，这是配置的 PLL内核使用的语言，一般选择此项。 在“What name do you want for the output file?”里默认会出现当前设计的 工程路径，需要设计者在最后面手动输入例化的 PLL 的名字，这里输入了 “PLL_ctrl”。 完成以上配置，点击“Next”。 图 3 新建 PLL SF-EP1C FPGA 开发板实验说明 ④ 如图4 所示，进行以下配置： 在“General”一栏内的“Which device speed grade will you be using?”选 则该工程所使用器件的速度等级。 在“What is frequency of the inclock0 input?”内选择 PLL输入时钟的频率。 其他选项使用默认即可。点击“Next”。 图 4 输入时钟配置 ⑤ 如图5 所示，配置如下： 在“Option input” 一栏内勾选“Creat an ‘areset’ input to asynchronously reset the PLL”。 在“Lock output”中勾选“Creat ‘locked’ output”。 其他选项使用默认即可。点击“Next”。 SF-EP1C FPGA 开发板实验说明