EDA技术课程设计-彩灯控制器设计汇.doc

EDA技术课程设计 课题：彩灯控制器的设计 系 别： 专 业： 姓 名： 学 号： 指导教师： 河南城建学院 2011年月日 一、设计目的： 3 二、设计要求： 3 三、总体设计原理与内容 4 四、EDA程序设计及波形仿真分析 5 1、时序模块 5 2、显示模块 8 五、硬件实现 10 六、设计总结 11 1、设计过程中遇到的问题及解决方法 11 2、设计体会 11 3、对设计的建议 12 七、参考文献 12 附录：设计生成的电路图 12 一、设计目的： 本程序以计算机为工作平台，综合运用EDA软件工具开发环境、用硬件描述语言VHDL为设计语言，以ASIC来实现载体的设计。通过在EDA中的编译和处理、仿真下载、调试分析，接受一次电子设计蓝领初步的设计训练，并使所学的知识和技能得到进一步巩固、深化和扩展，以达到可以运用EDA工具设计一些简单的电子产品，掌握使用EDA工具设计数字系统的设计思想和设计方法，为继续学习和认识电子设计知识打下良好的基础。 培养利用EDA技术知识，解决电子设计自动化中常见实际问题的能力，积累实际的EDA编程。通过本课程设计的学习，复习所学的专业知识，使课堂学习的理论知识应用于实践 图3—1 设计方案总框图 四、EDA程序设计及波形仿真分析 1、时序模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity XHKZ is port(clk:in std_logic; clr:in std_logic; clk1_1:out std_logic; clk2_1:out std_logic; clk3_1:out std_logic; clk4_1:out std_logic); end entity; architecture caideng of XHKZ is signal clk1:std_logic; signal clk2:std_logic; signal clk3:std_logic; signal clk4:std_logic; begin process(clk,clr) variable a:std_logic_vector(6 downto 0); begin if clr=1 then ——复位信号为高电平，将CLK1置为低电平 clk1=0; elsif clkevent and clk=1then ——如果遇到时钟上升沿，进行计数 if a=1111100then ——如果计满“1111100”将a清零 a:=0000000; ——且将clk1置为高电平 clk1=1; else ——否则 计数继续 a:=a+1; clk1=0; end if; end if; end process; process(clk,clr) variable b:std_logic_vector(1 downto 0); begin if clr=1 then ——复位信号 clk2=0; else if clkevent and clk=1then ——时钟上升沿，计数 if b=10then ——计满清零且将clk2置为高电平 b:=00; clk2=1; else ——否则，继续计数 b:=b+1; clk2=0; end if; end if; end if; end process; process(clk,clr) variable c:std_logic_vector(1 downto 0); begin if clr=1 then clk3=0; else if clkevent and clk=1then if c=01then c:=00; clk3=1;