数电04组合逻辑集成电路344数据选择器运算器.pptVIP

作者：北京化工大学杨丽华 4.4.3 数据选择器 2、集成电路数据选择器 ③74HC151的功能表(P155 表4.4.21) （2）数据选择器功能扩展 ②、数据选择器通道数扩展 ③、作函数发生器 用数据选择器实现函数和用译码器实现逻辑函数的区别 1.用数据选择器实现函数，一个数据选择器只能实现1个组合逻辑函数，且无需加门电路； 2.用译码器实现逻辑函数，一个译码器可同时实现多个组合逻辑函数，且需要加门电路。 (2)用2 n选一数据选择器实现变量数为n+1的组合逻辑电路 ④、数据传输中的应用： 4.4.4 数值比较器 三、集成数值比较器 （2）功能(位数)扩展 比较器的其它应用 2、全加器 3) 逻辑图 （2） 超前进位加法器 例2、用加法器构成8421BCD码-余三码代码转换器 三、减法运算电路 讨论： 四、集成算术/逻辑运算电路(ALU) 对两个二进制数和来自低位的进位信号相加，给出和数和进位数的逻辑电路。 1) 真值表 (P163表4.4.17) 2) 求逻辑式 1 0 0 1 0 1 1 0 Si 1 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 Ci Ci-1 Bi Ai * Ai 0 1 BiCi-1 01 00 11 10 0 1 0 1 0 1 0 1 Si Ai 0 1 BiCi-1 01 00 11 10 0 0 1 1 1 0 1 0 Ci Ci-1 Si Ai Bi Ci =1 ?1 =1 4) 符号 * Ci-1 Ci Si Ai Bi ? CI CO 加法器的应用 全加器真值表 Si： AiBiCi-1有奇数个1时，S为1； AiBiCi-1有偶数个1、全为0时，S为0。 -----可以用全加器组成三位二进制代码的奇偶校验器 Ci ：可以用全加器组成表决器 1 0 0 1 0 1 1 0 Si 1 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 Ci Ci-1 Bi Ai （1）“并行相加，串行进位”加法器 如何用1位全加器实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? 二、多位数加法器 0 特点：结构简单，运算速度较慢。 由低位产生的进位信号被依次传递到高一位，运算是逐位进行的。即：每一位的运算结果要在低位运算结束并给出进位信号后才能得到。 设两个中间变量： ∴ C0=G0+P0C-1 C1=G1+P1C0= G1+P1G0+P1P0C-1 …… C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C-1 各位进位信号仅与输入及C-1有关，而与低位的进位信号无关，因此可以并行产生，称为超前进位。 * 当Ai=Bi=1时，产生变量Gi=1，传输变量Pi=0 →产生进位信号Ci=Gi=1； 当Ai≠Bi时，产生变量Gi=0，传输变量Pi=1，则Ci= Ci-1 由此得 →产生变量 →传输变量 由此可得集成四位超前进位加法器 74LS283 * 74HC283逻辑框图 74HC283引脚图 ※说明:由于超前进位加法器的进位是并行产生的，所以提高了运算速度。但是，随着位数的增加，其电路越来越复杂。为此，设计了专用的超前进位产生器，既可扩充数位，又不致使逻辑电路太复杂。 * 集成超前进位产生器74LS182 逻辑图 逻辑符号 具体连接方法见集成算术/逻辑单元 P170 图4.4.39 * 超前进位加法器74LS283的应用举例 例1、 用两片74LS283构成一个8位二进制数加法器。 注意： 在片内是超前进位，而片与片之间是串行进位。 * 把这两种代码都视为二进制数，则在数值上余三码比8421BCD码大3(0011)，即有：BCD码+3=余三码。 B3-B0：0011（3） A3-A0：8421码 CI0：0 * 由此，将加法器的两个输入分别设置为待转换的8421BCD码和常数3即可得到对应的余三码。 也是MSI的设计方法 * 二进制减法法则： 0–0=0；1–0=1；1–1=0 ； 0–1=1，向高位借1。 1) 原码：自然二进制码 01101 2) 反码：原码取反 10010 N反=(2n –1)–N原 3) 补码：N补=2n-N原=N反+1 可以依照前边设计半加器和全加器的方法设计减法器。实际常用加法器构成，原理：求补相加 * 复习几个概念： 二进制码 的位数 例： A