第6章计数器设计应用.pptVIP

EDA技术及其应用 第6章 计数器设计应用 计数器设计 计数器设计 计数器设计 计数器设计 计数器设计 一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 4.5 一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 一般加法计数器设计 LOOP语句 LOOP使程序按一定的规则循环。（有FOR及WHILE两种形式） 格式1：［标号］FOR 循环变量　IN 范围 LOOP 　　　　　 顺序处理语句 END LOOP ［标号］ 循环变量为一整数变量，范围指循环变量依次取值的范围。 LOOP语句 格式2：［标号］WHILE 循环条件　 LOOP 　　　　　 顺序处理语句 END LOOP ［标号］ 循环条件为布尔类型，其值为假时结束循环。 GENERATE语句 功能：用来产生多个相同的结构。 格式1: 标号名:FOR 变量 IN 范围 GENERATE 并发处理语句 END GENERATE[标号名]； 格式2:标号名: IF 条件 GENERATE 并发处理语句 END GENERATE [标号名] ； * * 【例】 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; 4位二进制加法计数器设计 1 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数，等于十进制整数1000 16#D9# 十六进制整数，等于十六进制整数D9H 8#720# 八进制整数，等于八进制整数720O 2 二进制整数，等于二进制整 整数类型 计数器设计的其他表述方法 【例】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q = Q1 ; END bhv; 计数器设计的其他表述方法 图4-12 4位加法计数器RTL电路（Synplify综合） 计数器设计的其他表述方法 【例】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC );