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計算機工学特論A第4回　論理合成 山越研究室　増山　知東 論理合成とは？ HDL言語で書かれたソースファイルを 　　ゲート回路のような“素子”に変換し 　　　それらを組み合わせ、機能を向上させること。 但し、論理合成に不向きな言語仕様もある。 具体的な方法 ソースファイルである .v ファイルから 　　　シンボルファイル（.bsf ファイル）を作成する 具体的な方法 作成したシンボルファイルを用いて 　　　　.bdf ファイル上に回路図を書いていく。 具体的な方法 .vwf ファイルを作成してシミュレーションを行う。 フル?アダー呼び出しによる加算回路の論理合成 シミュレーション結果 フル?アダーの論理合成結果 シミュレーション結果 第2章　もう少し進んだVerilog HDL記述２．１　電子サイコロ 修士1年　赤津　実幸 電子サイコロの構造 電子サイコロの各処理の説明 電子サイコロの各処理の説明 module saikoro　出力結果1 module saikoro　出力結果2　問題の検証 module saikoro 改善1 不定値を0化 module saikoro 改善1 変更後 module saikoro 改善1 変更後 module saikoro 改善2 デコーダ処理 module saikoro 改善2 変更後 module saikoro 改善2 比較 計算機工学特論A 　　テキスト内容　2.2 2.2　電子錠 function [3:0] keyenc; input [9:0] sw; case (sw) 10b00000_00001: keyenc = 4h0; 10b00000_00010: keyenc = 4h1; 10b00000_00100: keyenc = 4h2; 10b00000_01000: keyenc = 4h3; 10b00000_10000: keyenc = 4h4; 10b00001_00000: keyenc = 4h5; 10b00010_00000: keyenc = 4h6; 10b00100_00000: keyenc = 4h7; 10b01000_00000: keyenc = 4h8; 10b10000_00000: keyenc = 4h9; endcase endfunction 2.2.3　電子錠のHDL記述 リスト2.3　テンキー入力エンコーダ assign match = (key[0]==SECRET_0) (key[1]==SECRET_1) 　　　　 (key[2]==SECRET_2) (key[3]==SECRET_3); assign key_enbl = ~ke2 ke1; endmodule 2.2.3　電子錠のHDL記述 リスト2.3　暗証番号一致信号 設定されている暗証番号と入力信号が一致すれば1を出力する ~はnotを表している。 2.2.4　電子錠のシミュレーション 2.2.4　電子錠のシミュレーション //で始まる1行は、行末までコメント扱い 文の終わりにはセミコロン；をつける。 //で始まる1行は、行末までコメント扱い 文の終わりにはセミコロン；をつける。 Yamakoshi-Lab.　　 -Department of Electric and Electronic Engineering,Faculty of Engineering,Gunma University Japan- 2007年11月7日　 module 1 module 2 module 3 File → Create/Update → 　Create Symbol Files for Current File を選択すると .v ファイルで作成した プログラムのシンボルファイルを作成できる。 入力端子、出力端子などは あらかじめ用意されている。 また、AND?OR等のゲート素子も 登録されている。 接続線の太さはデータのビット数が1bit か、それより大きなもので区別する。 このビット数による差を設定しないと、コンパイルすらできない。 接続の不良か、設定の不備か期待していた結果は得られなかった。 出力 q の項を見ると‘X’という不定形が出力されている。 論理合成せずにHDL記述で実行した、フル?アダー呼び出しによる 4bit 加算回路 A : L,H,L,H????と交互に繰り返す B : H,L,H,L????と交互に繰り返す CIN : 常に H reset enable ck lamp[0] lamp[1] lamp[2] lamp[3] lamp[4] lamp