verilog同步系统设计(深圳大学).pptVIP

* 条件输出必须紧随一个判断框 每个状态是一个时钟周期 * 书上有状态图例子。 MOORE更容易设计和调试但是需要更多的状态。 * ASM图是同步系统的描述或规范，在某种意义上它是一种抽象描述，描述这个系统是做什么，但没有说明怎么做。任何给出的ASM可用不止一种方法在硬件上实现，然后ASM可被用做硬件综合过程的开始点。 ASM图表示物理硬件 Present_state=AB, next_state=A’B’ * 先画输入输出和寄存器。再画组合逻辑 系统当前状态保存在寄存器中。寄存器的输出是当前状态，输入是次态 * 作业是32位。 数字系统设计 同步时序设计 提纲 介绍Moore机和Mealy机 介绍ASM图 ASM的设计，综合以及verilog描述 序列检测器（Moore Mealy) 交通灯控制器 一个典型的时序系统模型 组合逻辑 寄存器 输入X 输出Z 当前状态 Present state 下一状态/次态 Next state 同步时序系统模型 Moore 和Mealy 机 Moore机仅输出当前状态的函数 Mealy机输出的是当前状态和输入的函数 Mealy和Moore机 Moore机 Mealy机 算法状态机ASM 算法状态机（Algorithmic State Machine) 和软件的流程图相似但包含隐含的时序信息 比状态图更容易让人理解电路的执行过程 常用来描