实验三-七段数码显示译码器设计.doc.docVIP

EDA实验报告 七段数码显示译码器设计 信息学院 10级电子2班 王勇勇 一、实验目的 学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计方法。 二、实验原理 7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。 三、实验内容 实验内容1：说明例6-18中各语句的含义，以及该例的整体功能。在Quartus II上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。 实验内容2：引脚锁定及硬件测试。建议选GW48系统的实验电路模式6，用数码8显示译码输出，键8、键7、键6、键5四位控制输出，硬件验证译码器的工作性能。 实验内容3：用例化语句按6-19的方式连接成顶层设计电路，CNT4B是一个四位二进制加法器，模块DECL7S即为6-18实体元件，重复以上实验过程。注意TMP是4位总线，led是7位总线，对于引脚锁定和试验，建议选电路模式6，用数码8显示译码输出，用键3做时钟输入或直接接时钟信号CLOCK0 四、设计思路/原理图 五、程序设计 1. 7段译码器程序语句： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DECL7S IS PORT (A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ; ARCHITECTURE ONE OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000 =LED7S=0111111; WHEN 0001 =LED7S=0000110; WHEN 0010 =LED7S=1011011; WHEN 0011 =LED7S=1001111; WHEN 0100 =LED7S=1100110; WHEN 0101 =LED7S=1101101; WHEN 0110 =LED7S=1111101; WHEN 0111 =LED7S=0000111; WHEN 1000 =LED7S=1111111; WHEN 1001 =LED7S=1101111; WHEN 1010 =LED7S=1110111; WHEN 1011 =LED7S=1111100; WHEN 1100 =LED7S=0111001; WHEN 1101 =LED7S=1011110; WHEN 1110 =LED7S=1111001; WHEN 1111 =LED7S=1110001; WHEN OTHERS=NULL; END CASE; END PROCESS; END; 2. 4位二进制加法计数器程序语句： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN: IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10; ARCHITECTURE BEHAV OF CNT10 IS BEGIN PROCESS (CLK,RST,EN) VARIABLE CQI:STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN IF RST=1 THEN CQI:=(OTHERS =0); ELSIF CLKEVENT AND CLK =1 THEN IF EN=1 THEN IF CQI9 THEN CQI:=CQI+1; ELSE CQI:=(OTHERS=0); END IF; END IF; END IF; IF CQI=9 THEN COUT=1; ELSE CUT=0; END IF; CQ=CQI; END PROCESS; END BEHAV; 3.例化程序语句： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED_COUNTER IS PORT (CLK,RST,EN : IN STD_LOGIC; COUT : OUT STD_LOGIC; LED :